JPS6146986B2 - - Google Patents
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- JPS6146986B2 JPS6146986B2 JP53044504A JP4450478A JPS6146986B2 JP S6146986 B2 JPS6146986 B2 JP S6146986B2 JP 53044504 A JP53044504 A JP 53044504A JP 4450478 A JP4450478 A JP 4450478A JP S6146986 B2 JPS6146986 B2 JP S6146986B2
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- 239000004065 semiconductor Substances 0.000 description 11
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】
本発明は半導体装置に関し特にその保護装置に
関するものである。
関するものである。
半導体装置、特に絶縁ゲート電界効果半導体装
置（IGFET）において入力トランジスタの外部
の静電気サージ電圧等の異常な高電圧パルスによ
るゲート絶縁膜の破壊は大きな問題となつてい
る。最近かかるIGFETを用いた集積回路では高
密度高速化の要求が強まりのこの要求を満たすた
めにIGFETのゲート絶縁膜の厚さが500Å以下に
なりつつあり、必然的に外部パルスに対する強さ
が弱まつている。
置（IGFET）において入力トランジスタの外部
の静電気サージ電圧等の異常な高電圧パルスによ
るゲート絶縁膜の破壊は大きな問題となつてい
る。最近かかるIGFETを用いた集積回路では高
密度高速化の要求が強まりのこの要求を満たすた
めにIGFETのゲート絶縁膜の厚さが500Å以下に
なりつつあり、必然的に外部パルスに対する強さ
が弱まつている。
従来一般的に用いられている入力保護装置を有
するIGFETは第１図に示されるものであり、保
護されるべきトランジスタＴIのゲート２と、入
力端子１の間に拡散抵抗R0を設け、拡散抵抗R0
と、R0と基板との間に必然的に作られるダイオ
ードD0および容量C0によつて入力パルスをなま
らせ、かつ低いＰ−Ｎ接合耐圧にクランプしてト
ランジスタのゲート２に、ゲート破壊電圧よりも
高い電圧が印加されない様にするものである。
するIGFETは第１図に示されるものであり、保
護されるべきトランジスタＴIのゲート２と、入
力端子１の間に拡散抵抗R0を設け、拡散抵抗R0
と、R0と基板との間に必然的に作られるダイオ
ードD0および容量C0によつて入力パルスをなま
らせ、かつ低いＰ−Ｎ接合耐圧にクランプしてト
ランジスタのゲート２に、ゲート破壊電圧よりも
高い電圧が印加されない様にするものである。
この装置による保護効果をさらに高めるために
は、ダイオードD0の逆方向耐圧を下げ、R0，C0
による外部パルスのなまりを大きくすればよい。
ダイオードD0の逆方向電圧を下げるのは、チヤ
ンネルストツパーの濃度を少くとも保護部分のみ
高くする事によつて実現できる。しかしながらこ
れだけでは不充分であり、入力パルスのなまりを
大きくする事も不可欠である。しかしながら
R0，C0を任意に大きくすれば外部パルスのなま
りは大きくなるが、実際に使用するための信号も
なまりが大きくなり、半導体装置自体の動作のス
ピードの遅れや誤動作をひきおこしてしまう。
は、ダイオードD0の逆方向耐圧を下げ、R0，C0
による外部パルスのなまりを大きくすればよい。
ダイオードD0の逆方向電圧を下げるのは、チヤ
ンネルストツパーの濃度を少くとも保護部分のみ
高くする事によつて実現できる。しかしながらこ
れだけでは不充分であり、入力パルスのなまりを
大きくする事も不可欠である。しかしながら
R0，C0を任意に大きくすれば外部パルスのなま
りは大きくなるが、実際に使用するための信号も
なまりが大きくなり、半導体装置自体の動作のス
ピードの遅れや誤動作をひきおこしてしまう。
本発明は有効な保護機能を有する半導体装置を
提供する事を目的とする。
提供する事を目的とする。
本発明による半導体装置は、一電極が拡散抵抗
を介して端子へ導出された第１のトランジスタ
と、ドレイン又はソースがこの拡散抵抗の一部に
接続し、ゲートがこの一部よりも端子側の該拡散
抵抗の一部に接続し、ソース又はドレインが静電
容量を介して基板に接続され、かつそのゲート絶
縁膜が第１のトランジスタのそれよりも厚い第２
のトランジスタとを含み、上記端子に印加された
異常電圧を第２のトランジスタを介して該静電容
量に吸収せしめて第１のトランジスタを保護しう
るようにしたことを特徴とする。
を介して端子へ導出された第１のトランジスタ
と、ドレイン又はソースがこの拡散抵抗の一部に
接続し、ゲートがこの一部よりも端子側の該拡散
抵抗の一部に接続し、ソース又はドレインが静電
容量を介して基板に接続され、かつそのゲート絶
縁膜が第１のトランジスタのそれよりも厚い第２
のトランジスタとを含み、上記端子に印加された
異常電圧を第２のトランジスタを介して該静電容
量に吸収せしめて第１のトランジスタを保護しう
るようにしたことを特徴とする。
以下に第２図ないし第５図を参照して本発明に
よる第１の実施例について説明する。
よる第１の実施例について説明する。
第２図に本発明の第１の実施例の回路図を示
す。トランジスタＴIは保護されるべき入力トラ
ンジスタであり、R1，R2，R3は拡散抵抗、D1，
D1，D2，C2，D3，C3は、それぞれの抵抗に附随
しているダイオードと容量である。トランジスタ
ＴSは本発明によつて設けられた、厚いゲート絶
縁膜を有し内部トランジスタＴIの閾値電圧ＶT
（例えば1.0v）よりも充分高いＶT（例えば10v）
を有するトランジスタであり、ＣSは基板との間
に作られた大容量である。動作について説明する
と、まず、外部端子１に数個ボルトの異常パルス
が加わつたとする。R1，C1でわずかの遅れを発
生し、接合D1がブレークダウンしてもかなりの
高電圧が接続点P1に達する。P1に到達した電圧は
トランジスタＴSをON状態とする。トランジスタ
ＴSは厚いゲート絶縁膜を有するので、P1に到達
した電圧では破壊されない。P1に到達した電圧は
さらにR2，C2により遅れてP2に達する。P2に達
する時点ではトランジスタＴSがすでにONしてい
るためP2にＣSという大きな容量がつながつてお
り、この点でパルスの遅れ及びなまりが大きくな
り、ダイオードD3で異常大電圧が完全にクラン
プされてしまい、大きな電圧が保護されるべきト
ランジスタＴIのゲート２に達するのがさまたげ
られる。
す。トランジスタＴIは保護されるべき入力トラ
ンジスタであり、R1，R2，R3は拡散抵抗、D1，
D1，D2，C2，D3，C3は、それぞれの抵抗に附随
しているダイオードと容量である。トランジスタ
ＴSは本発明によつて設けられた、厚いゲート絶
縁膜を有し内部トランジスタＴIの閾値電圧ＶT
（例えば1.0v）よりも充分高いＶT（例えば10v）
を有するトランジスタであり、ＣSは基板との間
に作られた大容量である。動作について説明する
と、まず、外部端子１に数個ボルトの異常パルス
が加わつたとする。R1，C1でわずかの遅れを発
生し、接合D1がブレークダウンしてもかなりの
高電圧が接続点P1に達する。P1に到達した電圧は
トランジスタＴSをON状態とする。トランジスタ
ＴSは厚いゲート絶縁膜を有するので、P1に到達
した電圧では破壊されない。P1に到達した電圧は
さらにR2，C2により遅れてP2に達する。P2に達
する時点ではトランジスタＴSがすでにONしてい
るためP2にＣSという大きな容量がつながつてお
り、この点でパルスの遅れ及びなまりが大きくな
り、ダイオードD3で異常大電圧が完全にクラン
プされてしまい、大きな電圧が保護されるべきト
ランジスタＴIのゲート２に達するのがさまたげ
られる。
一方、正常に動作する場合、端子１には一般に
トランジスタＴSのＶT（10v）以下の電圧（０〜
6v程度）しか印加されないので、トランジスタ
ＴSはONせず大容量ＣSはP2点に結合されないの
で、容量は、C1，C2，C3のみであり遅れが少な
く、何等問題はない。
トランジスタＴSのＶT（10v）以下の電圧（０〜
6v程度）しか印加されないので、トランジスタ
ＴSはONせず大容量ＣSはP2点に結合されないの
で、容量は、C1，C2，C3のみであり遅れが少な
く、何等問題はない。
第３図は、第２図で示された回路を実際に半導
体基板上に作つた状態の平面図であり、３は入力
パツド、４，８，１０は拡散層とアルミを結合す
るコンタクト孔、５，６，７は拡散抵抗であり、
それぞれ第２図のR1，R2，R3に対応する。９は
トランジスタＴSのゲート電極、１１はドレイン
拡散層、１２は大容量のＣSを形成するソース拡
散層である。１３は保護されるべき入力トランジ
スタＴIのゲート、１４はＴIのソース及びドレイ
ン１５はゲード電極である。
体基板上に作つた状態の平面図であり、３は入力
パツド、４，８，１０は拡散層とアルミを結合す
るコンタクト孔、５，６，７は拡散抵抗であり、
それぞれ第２図のR1，R2，R3に対応する。９は
トランジスタＴSのゲート電極、１１はドレイン
拡散層、１２は大容量のＣSを形成するソース拡
散層である。１３は保護されるべき入力トランジ
スタＴIのゲート、１４はＴIのソース及びドレイ
ン１５はゲード電極である。
第４図の断面図からわかるように基板１６の表
面に拡散層６，１１，１２が形成され、拡散層１
２と基板１６の間で容量が形成される。厚い絶縁
膜１７がトランジスタＴSのゲートとして用いら
れアルミ電極９でおおわれている。
面に拡散層６，１１，１２が形成され、拡散層１
２と基板１６の間で容量が形成される。厚い絶縁
膜１７がトランジスタＴSのゲートとして用いら
れアルミ電極９でおおわれている。
ここで容量ＣSは第５図の如く拡散層１２の上
に薄い絶縁膜２０を形成し、この上にアルミ電極
１８とコンタクト孔１９を通して基板と接続する
事により、さらに大きな容量が得られる。
に薄い絶縁膜２０を形成し、この上にアルミ電極
１８とコンタクト孔１９を通して基板と接続する
事により、さらに大きな容量が得られる。
次に本発明による第２の実施例を第６図により
説明する。この実施例では、第２図における保護
トランジスタＴS及び容量ＣSを抵抗R2，R3，R4
をはさんでパラレルに設置したものであり、この
トランジスタＴS1，ＴS2，ＴS3容量ＣS1，ＣS2，
ＣS3の追加により、より大きな効果が得られる事
は明らかである。
説明する。この実施例では、第２図における保護
トランジスタＴS及び容量ＣSを抵抗R2，R3，R4
をはさんでパラレルに設置したものであり、この
トランジスタＴS1，ＴS2，ＴS3容量ＣS1，ＣS2，
ＣS3の追加により、より大きな効果が得られる事
は明らかである。
次に本発明の第３の実施例を第７図を参照して
示す。前述の二つの実施例では容量ＣSを故意に
つけ加えているが、実際にはスペース上の制約が
大きく、せいぜい容量ＣSは数PF〜数＋PEが限
界である。本実施例では、保護トランジスタＴS
の一方を電源ライン例えばＶGGに接続する。電源
ラインには、多くのトランジスタが接続されてお
り、又配線もチツプ全面にわたつているため、電
源ラインと基盤との間の容量は大きく、大規模集
積回路では電源ラインの容量は数百PFになり、
大きな容量を得る事ができ、保護装置としての機
能は非常に大きくなる。
示す。前述の二つの実施例では容量ＣSを故意に
つけ加えているが、実際にはスペース上の制約が
大きく、せいぜい容量ＣSは数PF〜数＋PEが限
界である。本実施例では、保護トランジスタＴS
の一方を電源ライン例えばＶGGに接続する。電源
ラインには、多くのトランジスタが接続されてお
り、又配線もチツプ全面にわたつているため、電
源ラインと基盤との間の容量は大きく、大規模集
積回路では電源ラインの容量は数百PFになり、
大きな容量を得る事ができ、保護装置としての機
能は非常に大きくなる。
続いて本発明の第４の実施例を第８図を参照し
て説明する。本実施例は出力端子の保護に適用し
た場合であり、抵抗R1，R2，R3の大きさは入力
端子に用いる場合にくらべて制限される場合が多
いが抵抗R1，R2，R3の値が小さくても従来より
も大きな効果が得られる事は明らかである。
て説明する。本実施例は出力端子の保護に適用し
た場合であり、抵抗R1，R2，R3の大きさは入力
端子に用いる場合にくらべて制限される場合が多
いが抵抗R1，R2，R3の値が小さくても従来より
も大きな効果が得られる事は明らかである。
以上の実施例において外部端子と接続点P1の間
に抵抗R1を配したのは、保護トランジスタＴSの
絶縁膜が厚くてもある電圧以下の外部電圧には耐
えられないので、この絶縁膜を保護するために設
けられたものである。
に抵抗R1を配したのは、保護トランジスタＴSの
絶縁膜が厚くてもある電圧以下の外部電圧には耐
えられないので、この絶縁膜を保護するために設
けられたものである。
以上の説明より明らかな様に、本発明による保
護装置を用いる事により、外部異常電圧に対する
トランジスタの破壊強度を強くできる事がわか
る。
護装置を用いる事により、外部異常電圧に対する
トランジスタの破壊強度を強くできる事がわか
る。
第１図は従来の半導体装置を示す回路図、第２
図は本発明の第１の実施例を示す回路図、第３図
はその平面図、第４図および第５図は第３図Ａ−
A′のそれぞれ異なつた例での断面図、第６図な
いし第８図はそれぞれ本発明による第２ないし第
４の実施例を説明する回路図である。 図中の記号は以下に示す。１……外部接続端
子、２……保護されるべきトランジスタのゲート
部、３……パツド、４，８，１０……コンタクト
孔、５，６，７……第２図R1，R2，R3に対応す
る抵抗、９……トランジスタＴSのゲート電極、
１１……トランジスタＴSのドレイン、１２……
トランジスタＴSのソース、１３……入力トラン
ジスタのゲート、１４……入力トランジスタのソ
ース又はドレイン、１５……入力トランジスタの
ゲート電極、１６……半導体基板、１７……フイ
ールド酸化膜、１８……容量形成のためのアルミ
電極、１９……コンタクト孔、２０……薄い酸化
膜、Rn（ｎ＝０、１、２………）……抵抗、Cn
（ｎ＝０、１、２、………）容量、Dn（ｎ＝０、
１、２、………）……ダイオード、ＴI……入力
トランジスタ、T0……出力トランジスタ、ＴS…
…保護トランジスタ、ＶDD，ＶGG……電源。
図は本発明の第１の実施例を示す回路図、第３図
はその平面図、第４図および第５図は第３図Ａ−
A′のそれぞれ異なつた例での断面図、第６図な
いし第８図はそれぞれ本発明による第２ないし第
４の実施例を説明する回路図である。 図中の記号は以下に示す。１……外部接続端
子、２……保護されるべきトランジスタのゲート
部、３……パツド、４，８，１０……コンタクト
孔、５，６，７……第２図R1，R2，R3に対応す
る抵抗、９……トランジスタＴSのゲート電極、
１１……トランジスタＴSのドレイン、１２……
トランジスタＴSのソース、１３……入力トラン
ジスタのゲート、１４……入力トランジスタのソ
ース又はドレイン、１５……入力トランジスタの
ゲート電極、１６……半導体基板、１７……フイ
ールド酸化膜、１８……容量形成のためのアルミ
電極、１９……コンタクト孔、２０……薄い酸化
膜、Rn（ｎ＝０、１、２………）……抵抗、Cn
（ｎ＝０、１、２、………）容量、Dn（ｎ＝０、
１、２、………）……ダイオード、ＴI……入力
トランジスタ、T0……出力トランジスタ、ＴS…
…保護トランジスタ、ＶDD，ＶGG……電源。
Claims (1)
- １ ゲート電極が延在する一導電型領域を介して
端子へ接続される第１のトランジスタと、ドレイ
ンおよびソースの一方が該領域の一部に接続し、
ゲートが前記一部よりも該端子に近い該領域の一
部に接続し、ソースおよびドレインの他方が静電
容量を介して基板に接続され、かつそのゲート絶
縁膜が第１のトランジスタのゲート絶縁膜よりも
厚い第２のトランジスタとを含むことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4450478A JPS54136278A (en) | 1978-04-14 | 1978-04-14 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4450478A JPS54136278A (en) | 1978-04-14 | 1978-04-14 | Semiconductor device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62202930A Division JPS63146469A (ja) | 1987-08-14 | 1987-08-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54136278A JPS54136278A (en) | 1979-10-23 |
| JPS6146986B2 true JPS6146986B2 (ja) | 1986-10-16 |
Family
ID=12693373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4450478A Granted JPS54136278A (en) | 1978-04-14 | 1978-04-14 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54136278A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109375A (en) * | 1980-12-26 | 1982-07-07 | Fujitsu Ltd | Mis type transistor protection circuit |
| JPS57211272A (en) * | 1981-06-23 | 1982-12-25 | Toshiba Corp | Semiconductor device |
| IT1211141B (it) * | 1981-12-04 | 1989-09-29 | Ates Componenti Elettron | Circuito limitatore-trasduttore disegnali in alternata codificati in forma binaria, come stadio d'ingresso di un circuito integrato a igfet. |
| JPS58199969A (ja) * | 1982-05-15 | 1983-11-21 | 宗平 忠晴 | 駐輪ボツクス |
| JPS59112708A (ja) * | 1982-12-18 | 1984-06-29 | Mitsubishi Electric Corp | 入力保護回路 |
| JPS60142556A (ja) * | 1983-12-28 | 1985-07-27 | Toshiba Corp | 入力保護回路 |
| US4605980A (en) * | 1984-03-02 | 1986-08-12 | Zilog, Inc. | Integrated circuit high voltage protection |
| US4745450A (en) * | 1984-03-02 | 1988-05-17 | Zilog, Inc. | Integrated circuit high voltage protection |
| DE3583301D1 (de) * | 1984-03-31 | 1991-08-01 | Toshiba Kawasaki Kk | Schutzanordnung fuer einen mos-transistor. |
| DE3586268T2 (de) * | 1984-05-03 | 1993-02-25 | Digital Equipment Corp | Eingangs-schutzanordnung fuer vlsi-schaltungsanordnungen. |
| JPS6215851A (ja) * | 1985-07-12 | 1987-01-24 | Sanyo Electric Co Ltd | 半導体装置 |
| JPH0673377B2 (ja) * | 1985-11-27 | 1994-09-14 | 日本電気株式会社 | 入力保護回路 |
| JPH0616558B2 (ja) * | 1987-01-28 | 1994-03-02 | 三菱電機株式会社 | 半導体装置の入力保護装置 |
| US5436183A (en) * | 1990-04-17 | 1995-07-25 | National Semiconductor Corporation | Electrostatic discharge protection transistor element fabrication process |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5275187A (en) * | 1975-12-18 | 1977-06-23 | Mitsubishi Electric Corp | Mos type semiconductor device |
-
1978
- 1978-04-14 JP JP4450478A patent/JPS54136278A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5275187A (en) * | 1975-12-18 | 1977-06-23 | Mitsubishi Electric Corp | Mos type semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54136278A (en) | 1979-10-23 |
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