JPH0673377B2 - 入力保護回路 - Google Patents
入力保護回路Info
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- JPH0673377B2 JPH0673377B2 JP60267710A JP26771085A JPH0673377B2 JP H0673377 B2 JPH0673377 B2 JP H0673377B2 JP 60267710 A JP60267710 A JP 60267710A JP 26771085 A JP26771085 A JP 26771085A JP H0673377 B2 JPH0673377 B2 JP H0673377B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力保護回路に係わり、特に半導体装置の入
力トランジスタに加わる不所望のサージ電圧から該入力
トランジスタを保護する回路に関する。
力トランジスタに加わる不所望のサージ電圧から該入力
トランジスタを保護する回路に関する。
上記入力保護回路の一般的な例を第２図（ａ）に、半導
体基板に実現した場合のパターンを第２図（ｂ）に示
す。通常は、入力端子INはアルミニウム等の金属配線7a
で構成され、コンタクト8aを介して第２図（ａ）に示す
抵抗RIである拡散抵抗層5aに接続される。第２図（ａ）
に示すトランジスタTR1は金属配線7a、不純物拡散層5a
及び接地端子に接続されている金属配線7bとコンタクト
8bを介して接続している不純物拡散層5bで構成されてい
る。抵抗R1の他端はコンタクト8Cを介して節点Ａに接続
している。
体基板に実現した場合のパターンを第２図（ｂ）に示
す。通常は、入力端子INはアルミニウム等の金属配線7a
で構成され、コンタクト8aを介して第２図（ａ）に示す
抵抗RIである拡散抵抗層5aに接続される。第２図（ａ）
に示すトランジスタTR1は金属配線7a、不純物拡散層5a
及び接地端子に接続されている金属配線7bとコンタクト
8bを介して接続している不純物拡散層5bで構成されてい
る。抵抗R1の他端はコンタクト8Cを介して節点Ａに接続
している。
そこで、この入力保護回路の動作原理について説明す
る。第２図（ａ）において、入力端子INにサージ電圧が
印加されると、サージ電圧は、抵抗R1で緩和され、寄生
MOSトランジスタTR1のドレイン節点Ａに加わり、すでに
導通状態になっている寄生トランジスタTR1によって節
点Ａの電位は、接地電位（0v）に放電される。
る。第２図（ａ）において、入力端子INにサージ電圧が
印加されると、サージ電圧は、抵抗R1で緩和され、寄生
MOSトランジスタTR1のドレイン節点Ａに加わり、すでに
導通状態になっている寄生トランジスタTR1によって節
点Ａの電位は、接地電位（0v）に放電される。
ここで、抵抗R2は、入力サージ電圧による節点Ａの電位
上昇によって、入力トランジスタTR0のゲート電圧を、
寄生MOSトランジスタTR1のスイッチングスピードより時
定数R2Cst分だけ遅らせて節点Ａの電位を早く接地電位
に放電させ、入力トランジスタTR0のゲート酸化膜を保
護する効果を持つ。
上昇によって、入力トランジスタTR0のゲート電圧を、
寄生MOSトランジスタTR1のスイッチングスピードより時
定数R2Cst分だけ遅らせて節点Ａの電位を早く接地電位
に放電させ、入力トランジスタTR0のゲート酸化膜を保
護する効果を持つ。
第２図（ａ）に示すように、入力サージ電圧による節点
Ａが高電位になることにより、寄生MOSトランジスタTR1
のドレイン近傍においてホットエレクトロンが発生し、
寄生MOSトランジスタTR1のドレイン近傍のゲート酸化膜
（第２図（ｃ）の３）へホットエレクトロンが、以下の
プロセスで注入される。
Ａが高電位になることにより、寄生MOSトランジスタTR1
のドレイン近傍においてホットエレクトロンが発生し、
寄生MOSトランジスタTR1のドレイン近傍のゲート酸化膜
（第２図（ｃ）の３）へホットエレクトロンが、以下の
プロセスで注入される。
第３図（ａ），（ｂ）は、第２図（Ｉ）を拡大したもの
で、第３図（ａ）に示すように、入力端子7aに正のサー
ジが加わると、寄生MOSトランジスタTR1のゲート酸化膜
（特にフィールド酸化膜）３直下のシリコン基板１にエ
レクトロンが、誘導される。この誘導されたエレクトロ
ンは、寄生MOSトランジスタTR1のドレイン5aが正の高電
位のために、ソース5bからドレイン5aへ向かって流れて
いき、チャネル電流ｉが流れる。
で、第３図（ａ）に示すように、入力端子7aに正のサー
ジが加わると、寄生MOSトランジスタTR1のゲート酸化膜
（特にフィールド酸化膜）３直下のシリコン基板１にエ
レクトロンが、誘導される。この誘導されたエレクトロ
ンは、寄生MOSトランジスタTR1のドレイン5aが正の高電
位のために、ソース5bからドレイン5aへ向かって流れて
いき、チャネル電流ｉが流れる。
ソース5bからドレイン5aへ流れていくエレクトロンは、
ドレイン近傍で最大のエネルギーを得るために、ホット
エレクトロンと化し、これらのホットエレクトロンは、
本来ドレイン5aに引かれるが一部散乱を受けて方向がラ
ンダムになりＰ型シリコン基板（Ｐ−Si）−寄生MOSト
ランジスタのゲート酸化膜（SiO2）界面に至る。これが
ゲート酸化膜のエレクトロンに対するバリヤを飛び越え
るだけの十分なエネルギーを持っているとゲート酸化膜
中に入り込む。
ドレイン近傍で最大のエネルギーを得るために、ホット
エレクトロンと化し、これらのホットエレクトロンは、
本来ドレイン5aに引かれるが一部散乱を受けて方向がラ
ンダムになりＰ型シリコン基板（Ｐ−Si）−寄生MOSト
ランジスタのゲート酸化膜（SiO2）界面に至る。これが
ゲート酸化膜のエレクトロンに対するバリヤを飛び越え
るだけの十分なエネルギーを持っているとゲート酸化膜
中に入り込む。
したがって、第３図（ｂ）に示すように入力サージ電圧
印加によって、寄生MOSトランジスタのドレイン近傍の
ゲート酸化膜、特にＰ型シリコン基板１に接しているフ
ィールド酸化膜３内にエレクトロンが注入され、フィー
ルド酸化膜３内に注入されたエレクトロンによってドレ
イン5aとフィールド酸化膜３との間のシリコン基板１に
高密度の正電荷が誘導される。この状態で、デバイスを
通常動作させると、つまり入力端子7aにバイアスが加わ
ると、入力端子7aと接続された不純物密度層5aの下に形
成される空乏層９は、ドレイン5aとフィールド酸化膜３
との間で、非常に狭まる。したがって、不純物密度層5a
とシリコン基板１との耐圧は下がり、入力端子7aにバイ
アスをかけるとリーク電流iTが発生する。
印加によって、寄生MOSトランジスタのドレイン近傍の
ゲート酸化膜、特にＰ型シリコン基板１に接しているフ
ィールド酸化膜３内にエレクトロンが注入され、フィー
ルド酸化膜３内に注入されたエレクトロンによってドレ
イン5aとフィールド酸化膜３との間のシリコン基板１に
高密度の正電荷が誘導される。この状態で、デバイスを
通常動作させると、つまり入力端子7aにバイアスが加わ
ると、入力端子7aと接続された不純物密度層5aの下に形
成される空乏層９は、ドレイン5aとフィールド酸化膜３
との間で、非常に狭まる。したがって、不純物密度層5a
とシリコン基板１との耐圧は下がり、入力端子7aにバイ
アスをかけるとリーク電流iTが発生する。
以上のように、入力サージ電圧印加によって寄生MOSト
ランジスタ直下にチャネルが発生し、チャネル内のキャ
リヤであるエレクトロンの流れによるホットエレクトロ
ンがSiO2内へ注入される。その結果、SiO2内へ注入され
たエレクロトンに誘導されて正電荷が発生し、入力端子
に接続される不純物密度層の耐圧が低下しデバイスの動
作時にリーク電流が発生するという問題点があった。
ランジスタ直下にチャネルが発生し、チャネル内のキャ
リヤであるエレクトロンの流れによるホットエレクトロ
ンがSiO2内へ注入される。その結果、SiO2内へ注入され
たエレクロトンに誘導されて正電荷が発生し、入力端子
に接続される不純物密度層の耐圧が低下しデバイスの動
作時にリーク電流が発生するという問題点があった。
したがって、本発明の目的は、上記の問題点を解決し、
入力端子に印加されたサージ電圧によるゲート酸化膜内
へのホットエレクトロンの注入を抑制し、高サージ耐圧
のMOS型半導体装置を提供することにある。
入力端子に印加されたサージ電圧によるゲート酸化膜内
へのホットエレクトロンの注入を抑制し、高サージ耐圧
のMOS型半導体装置を提供することにある。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）は、本発明の一実施例を半導体基板に実現
した場合の平面図を示し、第２図（ｂ）に対応してお
り、第１図（ｂ）は、第１図（ａ）のＩ−Ｉ矢視の断面
図を示し、第２図（ｃ）に対応している。
した場合の平面図を示し、第２図（ｂ）に対応してお
り、第１図（ｂ）は、第１図（ａ）のＩ−Ｉ矢視の断面
図を示し、第２図（ｃ）に対応している。
本実施例が従来例と異なる点は、第１図（ａ）におい
て、寄生MOSトランジスタのゲート電極7aが入力トラン
ジスタのゲートに向うコンタクトホール8c側に形成され
ている点であり、すなわち、相対向するソース5b,ドレ
イン5a領域間内に存在する最初に導通するチャネル領域
上にはゲート電極7aが存在しない点にある。
て、寄生MOSトランジスタのゲート電極7aが入力トラン
ジスタのゲートに向うコンタクトホール8c側に形成され
ている点であり、すなわち、相対向するソース5b,ドレ
イン5a領域間内に存在する最初に導通するチャネル領域
上にはゲート電極7aが存在しない点にある。
入力端子7aにサージ電圧が加わった時、寄生MOSトラン
ジスタTR1の最初に導通する領域は第１図（ａ）のｃ
部、すなわち反入力トランジスタ側である。
ジスタTR1の最初に導通する領域は第１図（ａ）のｃ
部、すなわち反入力トランジスタ側である。
本発明は、寄生MOSトランジスタTR1の最初に導通するＣ
の領域にゲート電極7aが存在しないため、寄生MOSトラ
ンジスタTR1のチャネル領域内のフィールド酸化膜３と
シリコン基板１との界面にエレクトロンが発生せず、チ
ャネル電流が流れない。したがって、ゲート電流7aが存
在しないドレイン5a領域は抵抗領域でもあるためこの部
分でサージ電圧が低下し、ゲート電極が存在する領域と
なってもフィールド酸化膜３へのホットエレクトロン注
入現象は発生せず、入力端子7aのリーク電流は、発生し
ない。
の領域にゲート電極7aが存在しないため、寄生MOSトラ
ンジスタTR1のチャネル領域内のフィールド酸化膜３と
シリコン基板１との界面にエレクトロンが発生せず、チ
ャネル電流が流れない。したがって、ゲート電流7aが存
在しないドレイン5a領域は抵抗領域でもあるためこの部
分でサージ電圧が低下し、ゲート電極が存在する領域と
なってもフィールド酸化膜３へのホットエレクトロン注
入現象は発生せず、入力端子7aのリーク電流は、発生し
ない。
以上説明してきたように、本発明によれば、拡散抵抗層
と拡散層との間の絶縁膜にキャリヤの注入現象が生じる
ことがないので、注入キャリヤに基因するリーク電流が
生じないという効果が得られる。
と拡散層との間の絶縁膜にキャリヤの注入現象が生じる
ことがないので、注入キャリヤに基因するリーク電流が
生じないという効果が得られる。
第１図（ａ）は本発明の一実施例の平面図、第１図
（ｂ）は第１図（ａ）のＩ−Ｉ矢視断面図、第２図
（ａ）は入力保護回路の等価回路図、第２図（ｂ）は第
２図（ａ）の回路を半導体基板に実現した従来例、第２
図（ｃ）は第２図（ｂ）のII−II矢視断面図、第３図
（ａ）（ｂ）は従来例の問題点を説明する第２図（ｃ）
の一部拡大図である。 １……半導体基板、３……絶縁膜、5a……拡散抵抗層、
5b……拡散層、7a……導体層。
（ｂ）は第１図（ａ）のＩ−Ｉ矢視断面図、第２図
（ａ）は入力保護回路の等価回路図、第２図（ｂ）は第
２図（ａ）の回路を半導体基板に実現した従来例、第２
図（ｃ）は第２図（ｂ）のII−II矢視断面図、第３図
（ａ）（ｂ）は従来例の問題点を説明する第２図（ｃ）
の一部拡大図である。 １……半導体基板、３……絶縁膜、5a……拡散抵抗層、
5b……拡散層、7a……導体層。
Claims (1)
- 【請求項１】第１導電型の半導体基板表面部に形成され
一端において入力トランジスタに接続されている第２導
電型の拡散抵抗層と、前記拡散抵抗層の一部領域と一定
距離の間隔で平行に半導体基板表面部に形成され接地端
子に接続された第２導電型の拡散層と、前記半導体基板
上に形成された絶縁膜上を延在し前記拡散抵抗層の他端
及び入力端に接続されると共に該拡散抵抗層と前記拡散
層間の前記半導体基板上に前記絶縁膜を介して対向する
導体層とを有し、前記拡散抵抗層と前記拡散層をソー
ス、ドレイン領域前記導体層をゲート電極とする入力保
護用寄生トランジスタを備えた入力保護回路において、
前記寄生トランジスタのソース、ドレイン領域となる平
行に設けられた前記拡散抵抗層と前記拡散層の領域部分
上の前記入力端側の端部から所定距離前記平行方向に離
れた位置から前記導体層が延在することを特徴とする入
力保護回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267710A JPH0673377B2 (ja) | 1985-11-27 | 1985-11-27 | 入力保護回路 |
| GB08628257A GB2183908B (en) | 1985-11-27 | 1986-11-26 | Protective network fabricated on a semiconductor substrate |
| US06/935,983 US4727405A (en) | 1985-11-27 | 1986-11-28 | Protective network |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267710A JPH0673377B2 (ja) | 1985-11-27 | 1985-11-27 | 入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62126663A JPS62126663A (ja) | 1987-06-08 |
| JPH0673377B2 true JPH0673377B2 (ja) | 1994-09-14 |
Family
ID=17448471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60267710A Expired - Lifetime JPH0673377B2 (ja) | 1985-11-27 | 1985-11-27 | 入力保護回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4727405A (ja) |
| JP (1) | JPH0673377B2 (ja) |
| GB (1) | GB2183908B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140757A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 半導体入力保護装置 |
| US5436183A (en) * | 1990-04-17 | 1995-07-25 | National Semiconductor Corporation | Electrostatic discharge protection transistor element fabrication process |
| JP4993140B2 (ja) | 2008-10-21 | 2012-08-08 | Ｓｍｃ株式会社 | 低摺動パッキンを備えた流体圧機器 |
| JP2019219019A (ja) | 2018-06-20 | 2019-12-26 | Smc株式会社 | 流体圧機器におけるシール構造 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3746946A (en) * | 1972-10-02 | 1973-07-17 | Motorola Inc | Insulated gate field-effect transistor input protection circuit |
| JPS54136278A (en) * | 1978-04-14 | 1979-10-23 | Nec Corp | Semiconductor device |
| JPS54159188A (en) * | 1978-06-06 | 1979-12-15 | Nec Corp | Semiconductor device |
| JPS57211273A (en) * | 1981-06-23 | 1982-12-25 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS583285A (ja) * | 1981-06-30 | 1983-01-10 | Fujitsu Ltd | 半導体集積回路の保護装置 |
| JPH061833B2 (ja) * | 1982-11-11 | 1994-01-05 | 株式会社東芝 | Ｍｏｓ形半導体装置 |
-
1985
- 1985-11-27 JP JP60267710A patent/JPH0673377B2/ja not_active Expired - Lifetime
-
1986
- 1986-11-26 GB GB08628257A patent/GB2183908B/en not_active Expired
- 1986-11-28 US US06/935,983 patent/US4727405A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB2183908A (en) | 1987-06-10 |
| GB2183908B (en) | 1989-02-15 |
| US4727405A (en) | 1988-02-23 |
| JPS62126663A (ja) | 1987-06-08 |
| GB8628257D0 (en) | 1986-12-31 |
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