JPH061833B2 - Ｍｏｓ形半導体装置 - Google Patents
Ｍｏｓ形半導体装置Info
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- JPH061833B2 JPH061833B2 JP57198191A JP19819182A JPH061833B2 JP H061833 B2 JPH061833 B2 JP H061833B2 JP 57198191 A JP57198191 A JP 57198191A JP 19819182 A JP19819182 A JP 19819182A JP H061833 B2 JPH061833 B2 JP H061833B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は、内部回路を保護するためのゲート保護回路
を備えたＭＯＳ形半導体装置に関する。
を備えたＭＯＳ形半導体装置に関する。
シリコン基板上に絶縁酸化膜を形成し、この酸化膜上に
ゲート電極を配設してシリコン基板表面のポテンシャル
を制御するＭＯＳ形半導体装置においては、入力インピ
ーダンスが極めて高く、しかも酸化膜の厚さが４００Å
〜1000Åと薄いために絶縁耐圧が２０Ｖ〜１００Ｖと低
い。このため、摩擦等によって発生する静電気によって
容易にゲート部の酸化膜（ゲート酸化膜）が破壊され
る。このようなゲート酸化膜の破壊を防止するために、
ＭＯＳ形半導体装置にはＰＮ接合の順方向特性あるいは
ブレークタウン特性を利用したゲート酸化膜を保護する
回路（ゲート保護回路）が必ず設けられている。
ゲート電極を配設してシリコン基板表面のポテンシャル
を制御するＭＯＳ形半導体装置においては、入力インピ
ーダンスが極めて高く、しかも酸化膜の厚さが４００Å
〜1000Åと薄いために絶縁耐圧が２０Ｖ〜１００Ｖと低
い。このため、摩擦等によって発生する静電気によって
容易にゲート部の酸化膜（ゲート酸化膜）が破壊され
る。このようなゲート酸化膜の破壊を防止するために、
ＭＯＳ形半導体装置にはＰＮ接合の順方向特性あるいは
ブレークタウン特性を利用したゲート酸化膜を保護する
回路（ゲート保護回路）が必ず設けられている。
上述したゲート保護回路の典型的な回路列を第１図に示
す。すなわち、内部回路１１の一部分を構成するＭＯＳ
トランジスタＱ１のゲートと入力端子１２との間に拡散
層からなる保護抵抗Ｒが配設されるとともに、上記ＭＯ
ＳトランジスタＱ１のゲートと一方の電源ＶＳＳとの間
に保護用のＭＯＳトランジスタＱ２が接続される。入力
端子１２にサージ電圧等の過大入力電圧が印加される
と、保護抵抗Ｒでブレークダウンあるいは順方向特性に
よって電圧がクランプされるとともに、この抵抗Ｒによ
って急峻な波形がなまらされる。その後、過大入力電圧
はＭＯＳトランジスタＱ２の拡散層に供給され、更にブ
レークダウン電圧が低められてゲート保護回路能力が増
大する。これは、ＭＯＳトランジスタＱ２のゲート電極
に低電位側の電源電圧ＶＳＳが印加されているため、シ
リコン基板表面での電界が増大してブレークダウン電圧
が低下するためである。
す。すなわち、内部回路１１の一部分を構成するＭＯＳ
トランジスタＱ１のゲートと入力端子１２との間に拡散
層からなる保護抵抗Ｒが配設されるとともに、上記ＭＯ
ＳトランジスタＱ１のゲートと一方の電源ＶＳＳとの間
に保護用のＭＯＳトランジスタＱ２が接続される。入力
端子１２にサージ電圧等の過大入力電圧が印加される
と、保護抵抗Ｒでブレークダウンあるいは順方向特性に
よって電圧がクランプされるとともに、この抵抗Ｒによ
って急峻な波形がなまらされる。その後、過大入力電圧
はＭＯＳトランジスタＱ２の拡散層に供給され、更にブ
レークダウン電圧が低められてゲート保護回路能力が増
大する。これは、ＭＯＳトランジスタＱ２のゲート電極
に低電位側の電源電圧ＶＳＳが印加されているため、シ
リコン基板表面での電界が増大してブレークダウン電圧
が低下するためである。
第２図は、上記第１図の回路のパターン平面図を示すも
ので、図において、１２は入力端子（ボンディングパッ
ド）、１２aボンディングパッド１２と拡散保護抵抗層
Ｒとを接続するためのアルミ等の配線、１４は配線１２
aと拡散保護抵抗層Ｒとのコンタクト用の入力部拡散
層、ＣＨはコンタクトホールドである。上記保護抵抗Ｒ
の抵抗値は、通常５００Ω〜数ＫΩであり、過大入力電
圧は１ns〜５nsの時定数を与えて立ち上がりの鋭いパル
ス状のピーク電圧を減少させる。
ので、図において、１２は入力端子（ボンディングパッ
ド）、１２aボンディングパッド１２と拡散保護抵抗層
Ｒとを接続するためのアルミ等の配線、１４は配線１２
aと拡散保護抵抗層Ｒとのコンタクト用の入力部拡散
層、ＣＨはコンタクトホールドである。上記保護抵抗Ｒ
の抵抗値は、通常５００Ω〜数ＫΩであり、過大入力電
圧は１ns〜５nsの時定数を与えて立ち上がりの鋭いパル
ス状のピーク電圧を減少させる。
ところで、近年ＭＯＳ形半導体装置においては高集積化
が進み、これに伴なってゲート酸化膜の膜厚が薄くなる
とともに、拡散層の深さも浅くなっているため、比較的
低い電圧ゲート保護回路が破壊されてしまい、内部回路
を充分に保護できないという問題点が生じている。
が進み、これに伴なってゲート酸化膜の膜厚が薄くなる
とともに、拡散層の深さも浅くなっているため、比較的
低い電圧ゲート保護回路が破壊されてしまい、内部回路
を充分に保護できないという問題点が生じている。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、微細化されたＭＯＳ形の半導
体装置においても内部回路を保護できる静電破壊電圧の
高いゲート保護回路を備えたＭＯＳ形半導体装置を提供
することである。
その目的とするところは、微細化されたＭＯＳ形の半導
体装置においても内部回路を保護できる静電破壊電圧の
高いゲート保護回路を備えたＭＯＳ形半導体装置を提供
することである。
［発明の概要］ すなわち、この発明においては、内部回路を保護するゲ
ート保護回路を備えたＭＯＳ形半導体装置において、上
記ゲート保護回路は、外部より信号が入力される端子に
コンタクトホールを介して接続される入力部拡散層と、
一端がこの入力部拡散層に接続され、他端が内部回路を
構成する素子に接続される拡散保護抵抗層とを備え、上
記入力部拡散層と内部回路の拡散層との距離を、少なく
とも４００Ｖのサージ電圧の印加によって生ずる上記入
力部拡散層の空乏層に内部回路の拡散層から少数キャリ
アが注入されない値に設定し、デザインルールによって
決定される内部回路の拡散層の最小間隔より大としたこ
とを特徴とする。
ート保護回路を備えたＭＯＳ形半導体装置において、上
記ゲート保護回路は、外部より信号が入力される端子に
コンタクトホールを介して接続される入力部拡散層と、
一端がこの入力部拡散層に接続され、他端が内部回路を
構成する素子に接続される拡散保護抵抗層とを備え、上
記入力部拡散層と内部回路の拡散層との距離を、少なく
とも４００Ｖのサージ電圧の印加によって生ずる上記入
力部拡散層の空乏層に内部回路の拡散層から少数キャリ
アが注入されない値に設定し、デザインルールによって
決定される内部回路の拡散層の最小間隔より大としたこ
とを特徴とする。
以下、この発明の一実施例について図面を参照して説明
する。従来においては、ゲート保護回路の破壊メカニズ
ムが不明であったため、ゲート保護回路の改良は種々行
なわれていたが、このゲート保護回路の拡散層と内部回
路を構成する拡散層との関係については全く注意が払わ
れていなかった。この発明においては、ゲート保護回路
の拡散層、特に前記第２図における入力端子（ボンディ
ングパッド）１２の配線12aと拡散保護抵抗層Ｒとの接
続を行なうためのコンタクト用の入力部拡散層１４と内
部回路１１を構成する拡散層との間隔を最適な値に設定
し、静電破壊電圧の向上を図るものである。
する。従来においては、ゲート保護回路の破壊メカニズ
ムが不明であったため、ゲート保護回路の改良は種々行
なわれていたが、このゲート保護回路の拡散層と内部回
路を構成する拡散層との関係については全く注意が払わ
れていなかった。この発明においては、ゲート保護回路
の拡散層、特に前記第２図における入力端子（ボンディ
ングパッド）１２の配線12aと拡散保護抵抗層Ｒとの接
続を行なうためのコンタクト用の入力部拡散層１４と内
部回路１１を構成する拡散層との間隔を最適な値に設定
し、静電破壊電圧の向上を図るものである。
これから詳述するゲート保護回路の破壊メカニズムは本
発明者らが初めて明らかにしたものでこの発明の根幹を
なすものである。第３図は破壊メカニズムを説明するた
めの模式図で、ゲート保護回路部および内部回路部の断
面構成を示すものである。図において、１３はシリコン
基板、１４はゲート保護回路の拡散層（入力部拡散
層）、１５は内部回路の拡散層である。ゲート保護回路
の拡散層１４に正の電圧（サージ）が印加されると、
この拡散層１４はブレークダウンを起こし、基板１３の
接地点に向って大電流が流れる。この時、基板抵抗によ
りサージ印加端子１２の拡散層１４付近の基板電位が上
昇する。このため、サージ印加端子の拡散層１４と内部
回路の拡散層１５とが接近していると、拡散層１５が順
方向にバイアスされる。従って、拡散層１５が固定電位
にバイアスされていたり、静電容量が大きい場合には、
拡散層１５から基板１３に少数キャリアが注入され、こ
の少数キャリアの一部はサージ印加端子の拡散層１４の
空乏層14′に達しこの空乏層14′中で加速される。空乏
層14′中では電界強度が大であるため大きなエネルギー
を得た少数キャリアが基板１３のシリコン結晶に衝突し
て電子−正孔対を発生し、キャリア増倍が起こる。この
ためブレークダウン電流が大幅に増加し、拡散層１４の
接合面が熱的に破壊されてしまい、静電破壊電圧が大き
く低下する。
発明者らが初めて明らかにしたものでこの発明の根幹を
なすものである。第３図は破壊メカニズムを説明するた
めの模式図で、ゲート保護回路部および内部回路部の断
面構成を示すものである。図において、１３はシリコン
基板、１４はゲート保護回路の拡散層（入力部拡散
層）、１５は内部回路の拡散層である。ゲート保護回路
の拡散層１４に正の電圧（サージ）が印加されると、
この拡散層１４はブレークダウンを起こし、基板１３の
接地点に向って大電流が流れる。この時、基板抵抗によ
りサージ印加端子１２の拡散層１４付近の基板電位が上
昇する。このため、サージ印加端子の拡散層１４と内部
回路の拡散層１５とが接近していると、拡散層１５が順
方向にバイアスされる。従って、拡散層１５が固定電位
にバイアスされていたり、静電容量が大きい場合には、
拡散層１５から基板１３に少数キャリアが注入され、こ
の少数キャリアの一部はサージ印加端子の拡散層１４の
空乏層14′に達しこの空乏層14′中で加速される。空乏
層14′中では電界強度が大であるため大きなエネルギー
を得た少数キャリアが基板１３のシリコン結晶に衝突し
て電子−正孔対を発生し、キャリア増倍が起こる。この
ためブレークダウン電流が大幅に増加し、拡散層１４の
接合面が熱的に破壊されてしまい、静電破壊電圧が大き
く低下する。
また、第４図に示すように、内部回路を構成する拡散層
１５が離れた他の内部回路の拡散層１６に接続されてい
る場合（一般に内部回路の拡散層は、回路を構成するた
めこのように遠くの拡散層と接続されたり、電源でバイ
アスされたり、あるいは静電容量が大きく設定されてい
たりしている。）、入力端子１２に正のサージ電圧が印
加されると、サージ印加端子拡散層１４のブレークダウ
ンが起こり、基板１３の電位が上昇し、近接した内部回
路の拡散層１５が順方向にバイアスされるのは前記第３
図と同様であるが、この場合は拡散層１５の容量が小さ
くとも他の拡散層１６と接続されているため少数キャリ
アが注入されることになる。すなわち、拡散層１５の電
位が上昇するとこの電位は遠く離れた拡散層１６に伝え
られる。ところが、この拡散層１６付近の基板電位は変
化していないのでこの拡散層１６がブレークダウンを起
こし拡散層１５に少数キャリアを供給することになる。
従って、上記少数キャリアの一部がサージ印加端子拡散
層１４の空乏層14′に達してキャリア増倍を起こし、静
電破壊電圧が低下する。
１５が離れた他の内部回路の拡散層１６に接続されてい
る場合（一般に内部回路の拡散層は、回路を構成するた
めこのように遠くの拡散層と接続されたり、電源でバイ
アスされたり、あるいは静電容量が大きく設定されてい
たりしている。）、入力端子１２に正のサージ電圧が印
加されると、サージ印加端子拡散層１４のブレークダウ
ンが起こり、基板１３の電位が上昇し、近接した内部回
路の拡散層１５が順方向にバイアスされるのは前記第３
図と同様であるが、この場合は拡散層１５の容量が小さ
くとも他の拡散層１６と接続されているため少数キャリ
アが注入されることになる。すなわち、拡散層１５の電
位が上昇するとこの電位は遠く離れた拡散層１６に伝え
られる。ところが、この拡散層１６付近の基板電位は変
化していないのでこの拡散層１６がブレークダウンを起
こし拡散層１５に少数キャリアを供給することになる。
従って、上記少数キャリアの一部がサージ印加端子拡散
層１４の空乏層14′に達してキャリア増倍を起こし、静
電破壊電圧が低下する。
なお、負のサージ電圧を印加した場合は、バイアス状態
が逆になるだけでメカニズムは同一であり、逆バイアス
となる内部回路の拡散層が破壊されることになる。
が逆になるだけでメカニズムは同一であり、逆バイアス
となる内部回路の拡散層が破壊されることになる。
上述したように、サージ電圧が印加される拡散層の近く
に他の拡散層があるだけで静電破壊電圧が本来の値より
大きく低下してしまい逆バイアスされる拡散層が破壊さ
れることになる。従って、ゲート保護回路の拡散層（特
に入力部拡散層）と内部回路を構成する拡散層との距離
を大きく設定すれば、サージ電圧の印加によって発生す
るゲート保護回路の拡散層付近の基板電位の上昇の影響
を内部回路の拡散層が受けにくくなり、また内部拡散層
から少数キャリアが発生したとしても少数キャリアの大
部分はシリコン基板中で再結合してしまうための静電破
壊電圧を著るしく向上させることができる。
に他の拡散層があるだけで静電破壊電圧が本来の値より
大きく低下してしまい逆バイアスされる拡散層が破壊さ
れることになる。従って、ゲート保護回路の拡散層（特
に入力部拡散層）と内部回路を構成する拡散層との距離
を大きく設定すれば、サージ電圧の印加によって発生す
るゲート保護回路の拡散層付近の基板電位の上昇の影響
を内部回路の拡散層が受けにくくなり、また内部拡散層
から少数キャリアが発生したとしても少数キャリアの大
部分はシリコン基板中で再結合してしまうための静電破
壊電圧を著るしく向上させることができる。
第５図は、ゲート保護回路における入力部拡散層と内部
回路の拡散層との距離を変えて半導体基板と入力部拡散
層とのPN接合部の静電破壊電圧測定した結果を示すもの
で、２００pFのコンデンサに蓄えた電荷でＭＯＳ形半導
体装置を破壊している。図からわかるように、静電破壊
電圧は拡散層間の距離に強く依存しており、上記拡散層
間の距離を３０μｍとすれば静電破壊電圧は略４００Ｖ
となり、実用上充分である。また、９０μｍ〜１００μ
ｍとすれば、ゲート保護回路本来の破壊電圧である略１
０００Ｖが得られる。入力部拡散層はサージ電圧が印加
されるボンディングパッドに接続されるためこの部分で
最初にブレークダウンが起き、この先の拡散保護抵抗層
に比べてより高電圧、高電流密度となり内部回路の拡散
層の影響を最も受けやすくなっている。第５図の結果か
ら基板比抵抗や少数キャリアの拡散長の違いを考えても
ゲート保護回路の入力部拡散層と内部回路の拡散層の間
隔を３０μｍ以上とする事が必要であり１５０μｍも離
せば充分であることが判る。また抵抗部の拡散層は入力
部拡散層に比べると条件は緩くなるが内部回路の拡散層
の影響をやはり受けるのでこの間隔を２０μｍ以上離す
必要がある。
回路の拡散層との距離を変えて半導体基板と入力部拡散
層とのPN接合部の静電破壊電圧測定した結果を示すもの
で、２００pFのコンデンサに蓄えた電荷でＭＯＳ形半導
体装置を破壊している。図からわかるように、静電破壊
電圧は拡散層間の距離に強く依存しており、上記拡散層
間の距離を３０μｍとすれば静電破壊電圧は略４００Ｖ
となり、実用上充分である。また、９０μｍ〜１００μ
ｍとすれば、ゲート保護回路本来の破壊電圧である略１
０００Ｖが得られる。入力部拡散層はサージ電圧が印加
されるボンディングパッドに接続されるためこの部分で
最初にブレークダウンが起き、この先の拡散保護抵抗層
に比べてより高電圧、高電流密度となり内部回路の拡散
層の影響を最も受けやすくなっている。第５図の結果か
ら基板比抵抗や少数キャリアの拡散長の違いを考えても
ゲート保護回路の入力部拡散層と内部回路の拡散層の間
隔を３０μｍ以上とする事が必要であり１５０μｍも離
せば充分であることが判る。また抵抗部の拡散層は入力
部拡散層に比べると条件は緩くなるが内部回路の拡散層
の影響をやはり受けるのでこの間隔を２０μｍ以上離す
必要がある。
更に外部入力端子が複数個ある場合には静電破壊電圧の
特に低い端子を作らぬようにゲート保護回路の拡散層と
内部回路の拡散層との距離をゲート保護回路毎にほぼ同
一とするのは合理的であり望ましい。
特に低い端子を作らぬようにゲート保護回路の拡散層と
内部回路の拡散層との距離をゲート保護回路毎にほぼ同
一とするのは合理的であり望ましい。
上述したように内部回路の拡散層とゲート保護回路を構
成する拡散層との間隔を適正に設定することにより静電
破壊電圧を大幅に向上できるが間隔を広げることはチッ
プサイズの増大に結びつく。しかし、ＭＯＳ形集積回路
では一般にゲート保護回路のチップに占める割合は大き
くなくチップサイズの増加は小さい。
成する拡散層との間隔を適正に設定することにより静電
破壊電圧を大幅に向上できるが間隔を広げることはチッ
プサイズの増大に結びつく。しかし、ＭＯＳ形集積回路
では一般にゲート保護回路のチップに占める割合は大き
くなくチップサイズの増加は小さい。
なお、上記実施例ではゲート保護回路が第１図に示した
回路構成の場合についてのみを説明したが、ゲート保護
回路に拡散層を使用する構成であればどのような回路に
おいても上記実施例と同様な効果が得られるのはもちろ
んである。
回路構成の場合についてのみを説明したが、ゲート保護
回路に拡散層を使用する構成であればどのような回路に
おいても上記実施例と同様な効果が得られるのはもちろ
んである。
以上説明したようにこの発明によれば、微細化されたＭ
ＯＳ形の半導体装置においても内部回路を保護できる静
電破壊電圧の高いゲート保護回路を備えたＭＯＳ形半導
体装置が得られる。
ＯＳ形の半導体装置においても内部回路を保護できる静
電破壊電圧の高いゲート保護回路を備えたＭＯＳ形半導
体装置が得られる。
第１図は従来のゲート保護回路を示す図、第２図は上記
第１図の回路のパターン平面図、第３図および第４図は
それぞれゲート保護回路の破壊メカニズムを説明するた
めの図、第５図はゲート保護回路の入力部拡散層と内部
回路の拡散層間の距離と静電破壊電圧との関係を示す図
である。 １１…内部回路、１４…入力部拡散層、14′……空乏
層、１５，１６内部回路の拡散層、Ｒ…保護抵抗（拡散
保護抵抗層）、Ｑ１…内部回路のＭＯＳトランジスタ、
Ｑ２……保護用のMOSトランジスタ。
第１図の回路のパターン平面図、第３図および第４図は
それぞれゲート保護回路の破壊メカニズムを説明するた
めの図、第５図はゲート保護回路の入力部拡散層と内部
回路の拡散層間の距離と静電破壊電圧との関係を示す図
である。 １１…内部回路、１４…入力部拡散層、14′……空乏
層、１５，１６内部回路の拡散層、Ｒ…保護抵抗（拡散
保護抵抗層）、Ｑ１…内部回路のＭＯＳトランジスタ、
Ｑ２……保護用のMOSトランジスタ。
Claims (2)
- 【請求項１】内部回路を保護するゲート保護回路を備え
たＭＯＳ形半導体装置において、上記ゲート保護回路
は、外部より信号が入力される端子にコンタクトホール
を介して接続される入力部拡散層と、一端がこの入力部
拡散層に接続され、他端が内部回路を構成する素子に接
続される拡散保護抵抗層とを備え、上記入力部拡散層と
内部回路の拡散層との距離を、少なくとも４００Ｖのサ
ージ電圧の印加によって生ずる上記入力部拡散層の空乏
層に内部回路の拡散層から少数キャリアが注入されない
値に設定し、内部回路の拡散層の最小間隔より大とした
ことを特徴とするＭＯＳ形半導体装置。 - 【請求項２】上記ゲート保護回路の拡散層と内部回路の
拡散層との距離は、複数のゲート保護回路間でほぼ同一
であることを特徴とする特許請求の範囲第１項記載のＭ
ＯＳ形半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198191A JPH061833B2 (ja) | 1982-11-11 | 1982-11-11 | Ｍｏｓ形半導体装置 |
| DE8383111291T DE3369602D1 (en) | 1982-11-11 | 1983-11-11 | Mos type semiconductor device |
| EP83111291A EP0109070B1 (en) | 1982-11-11 | 1983-11-11 | Mos type semiconductor device |
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