JPS6136711B2 - - Google Patents
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- JPS6136711B2 JPS6136711B2 JP53154818A JP15481878A JPS6136711B2 JP S6136711 B2 JPS6136711 B2 JP S6136711B2 JP 53154818 A JP53154818 A JP 53154818A JP 15481878 A JP15481878 A JP 15481878A JP S6136711 B2 JPS6136711 B2 JP S6136711B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
Description
【発明の詳細な説明】
本発明はバイポーラ型集積回路IC、特にTTL
型ICに有効な静電破壊防止のための入力保護回
路に関する。
型ICに有効な静電破壊防止のための入力保護回
路に関する。
TTL型ICの多くは、その入力端子がエミツタ
に接続されている所謂エミツタ入力型であるが、
従来のTTL型ICではエミツタ拡散層が深く、ま
たエミツタのパターンが大きかつたため、静電気
による入力側の破壊に対して十分強いという評価
が与えられてきた。ところが近年、低消費電力且
つ高速という性能の追求の結果、微細パターン化
が進み、エミツタ拡散層も浅くなつてきており、
このためエミツタ入力型のTTLの入力側におけ
る静電破壊耐圧が低下して、IC出荷後、例えば
輸送中やプリント板への実装作業中に静電破壊が
しばしば発生し、そのため静電破壊の防止策が強
く望まれるようになつて来ている。
に接続されている所謂エミツタ入力型であるが、
従来のTTL型ICではエミツタ拡散層が深く、ま
たエミツタのパターンが大きかつたため、静電気
による入力側の破壊に対して十分強いという評価
が与えられてきた。ところが近年、低消費電力且
つ高速という性能の追求の結果、微細パターン化
が進み、エミツタ拡散層も浅くなつてきており、
このためエミツタ入力型のTTLの入力側におけ
る静電破壊耐圧が低下して、IC出荷後、例えば
輸送中やプリント板への実装作業中に静電破壊が
しばしば発生し、そのため静電破壊の防止策が強
く望まれるようになつて来ている。
第１図に一般的なTTL型ICの入力側における
等価回路例を示す。同図中、ダイオードD1，D2
は、入力信号がICに到達した際発生する反射波
を吸収し、機器の動作を安定にするためのもの
で、一般には入力クランプダイオードと呼ばれ
る。
等価回路例を示す。同図中、ダイオードD1，D2
は、入力信号がICに到達した際発生する反射波
を吸収し、機器の動作を安定にするためのもの
で、一般には入力クランプダイオードと呼ばれ
る。
エミツタ入力型TTLにおける静電破壊の機構
は、エミツタコンタクト部分を覆つている配線用
金属層（通常アルミニウム層）の金属原子が、静
電気によるエミツタ・ベース接合のブレークダウ
ン時に生ずる高温により、シリコン基体中に潜り
込み、エミツタ・ベース接合を短絡してしまうこ
とと言われている。
は、エミツタコンタクト部分を覆つている配線用
金属層（通常アルミニウム層）の金属原子が、静
電気によるエミツタ・ベース接合のブレークダウ
ン時に生ずる高温により、シリコン基体中に潜り
込み、エミツタ・ベース接合を短絡してしまうこ
とと言われている。
次に第１図を参照して実際のTTL型ICにおけ
る静電破壊現像につき詳しく説明する。第１図の
回路において、入力に負の電荷が印加された場合
には、その電荷はダイオードD1，D2を介して放
電される。このときダイオードD1，D2は順方向
にバイアスされるため、それ自身で発生する熱量
は小さく、従つて破壊には強い。ところが入力に
正の電荷が印加された場合には、ダイオード
D1，D2のブレークダウン電圧が十分高く、例え
ば近年多用されているシヨツトキ・バリア・ダイ
オード（SBD）ではそのブレークダウン電圧は約
30Vもあるため、トランジスタT1のエミツタ・ベ
ース接合がブレークダウンしてしまう。このとき
前述のようにエミツタ・ベース接合のブレークダ
ウン箇所は高熱を発生し、記録用金属原子がシリ
コン基体中に潜り込み、エミツタ・ベース接合を
短絡して永久的な破壊に至ることになる。
る静電破壊現像につき詳しく説明する。第１図の
回路において、入力に負の電荷が印加された場合
には、その電荷はダイオードD1，D2を介して放
電される。このときダイオードD1，D2は順方向
にバイアスされるため、それ自身で発生する熱量
は小さく、従つて破壊には強い。ところが入力に
正の電荷が印加された場合には、ダイオード
D1，D2のブレークダウン電圧が十分高く、例え
ば近年多用されているシヨツトキ・バリア・ダイ
オード（SBD）ではそのブレークダウン電圧は約
30Vもあるため、トランジスタT1のエミツタ・ベ
ース接合がブレークダウンしてしまう。このとき
前述のようにエミツタ・ベース接合のブレークダ
ウン箇所は高熱を発生し、記録用金属原子がシリ
コン基体中に潜り込み、エミツタ・ベース接合を
短絡して永久的な破壊に至ることになる。
尚、TTL型ICの出力側は通常は静電破壊に対
しては強く、これは第１図の等価回路におけるダ
イオードD3およびトランジスタT3，T4の静電破
壊耐圧を考えれば理解できる。即ちダイオード
D3のカソード側、つまり通常代用されるベー
ス・コレクタ間を短縮したトランジスタのエミツ
タ領域、はその面積が大きく、そのため静電気に
よる破壊に対しては十分強く、またトランジスタ
T3もそのエミツタ面積が大きいため同じく静電
破壊に対して十分強い。トランジスタT4につい
てもエミツタ面積は通常大きく、更にコレクタ領
域も広いため静電気による破壊に対して十分に強
い。実験結果からも、正負いずれの静電荷に対し
ても容量500pFのコンデンサに帯電した電荷を出
力側に印加した場合には200V以上の静電破壊耐
圧を得られている。これに反し、入力側では、最
近の典型的なエミツタ入力型TTL・ICの静電破
壊耐圧は、正常荷に対しては500pFの容量の帯電
では60V程度であり、入力端子側の静電破壊防止
対策が必要となつて来ている。
しては強く、これは第１図の等価回路におけるダ
イオードD3およびトランジスタT3，T4の静電破
壊耐圧を考えれば理解できる。即ちダイオード
D3のカソード側、つまり通常代用されるベー
ス・コレクタ間を短縮したトランジスタのエミツ
タ領域、はその面積が大きく、そのため静電気に
よる破壊に対しては十分強く、またトランジスタ
T3もそのエミツタ面積が大きいため同じく静電
破壊に対して十分強い。トランジスタT4につい
てもエミツタ面積は通常大きく、更にコレクタ領
域も広いため静電気による破壊に対して十分に強
い。実験結果からも、正負いずれの静電荷に対し
ても容量500pFのコンデンサに帯電した電荷を出
力側に印加した場合には200V以上の静電破壊耐
圧を得られている。これに反し、入力側では、最
近の典型的なエミツタ入力型TTL・ICの静電破
壊耐圧は、正常荷に対しては500pFの容量の帯電
では60V程度であり、入力端子側の静電破壊防止
対策が必要となつて来ている。
本発明は以上の点に鑑み、バイポーラ型半導体
集積回路特にエミツタ入力型TTL・ICに対し極
めて有効で且つ構成も簡単な入力保護回路を提供
せんとするものである。
集積回路特にエミツタ入力型TTL・ICに対し極
めて有効で且つ構成も簡単な入力保護回路を提供
せんとするものである。
本発明による半導体集積回路は、被保護回路に
おけるトランジスタのベース・コレクタ間ブレー
クダウン電圧よりも低いベース・コレクタ間ブレ
ークダウン電圧を有する保護トランジスタのコレ
クタを被保護回路の入力端子に、エミツタを基準
レベル端子に、またベースを抵抗手段を介して該
基準レベル端子に夫々接続した入力保護回路を有
することを特徴とするものであり、以下これを図
面を参照して詳細に説明する。
おけるトランジスタのベース・コレクタ間ブレー
クダウン電圧よりも低いベース・コレクタ間ブレ
ークダウン電圧を有する保護トランジスタのコレ
クタを被保護回路の入力端子に、エミツタを基準
レベル端子に、またベースを抵抗手段を介して該
基準レベル端子に夫々接続した入力保護回路を有
することを特徴とするものであり、以下これを図
面を参照して詳細に説明する。
第２図は本発明による半導体集積回路の保護回
路に組込まれる保護トランジスタの平面パターン
例を示し、同図中１はアイソレーシヨン拡散窓、
２はベース拡散窓、３，４はエミツタ拡散窓、５
は局部的にベース・コレクタ間ブレークダウン電
圧を下げるための領域形成用の拡散窓、ｂはコン
タクト窓、７は配線金属パターンを表わす。この
保護トランジスタは被保護回路におけるトランジ
スタとは、拡散窓５を介しての拡散領域が設けら
れている点が基本的には相違しており、ベース領
域とは反対導電型の高濃度拡散によりこの拡散領
域を形成すれば、そのベース・コレクタ間ブレー
クダウン電圧はほぼ被保護回路のトランジスタの
ベース・エミツタ間ブレークダウン電圧と等しい
値にまで低下する。
路に組込まれる保護トランジスタの平面パターン
例を示し、同図中１はアイソレーシヨン拡散窓、
２はベース拡散窓、３，４はエミツタ拡散窓、５
は局部的にベース・コレクタ間ブレークダウン電
圧を下げるための領域形成用の拡散窓、ｂはコン
タクト窓、７は配線金属パターンを表わす。この
保護トランジスタは被保護回路におけるトランジ
スタとは、拡散窓５を介しての拡散領域が設けら
れている点が基本的には相違しており、ベース領
域とは反対導電型の高濃度拡散によりこの拡散領
域を形成すれば、そのベース・コレクタ間ブレー
クダウン電圧はほぼ被保護回路のトランジスタの
ベース・エミツタ間ブレークダウン電圧と等しい
値にまで低下する。
このように構成した場合の保護トランジスタの
構造断面例を第３図に示す。第３図は第２図にお
けるＡ−A′断面に相当する部分を示しており、
１１はアイソレーシヨン拡散領域、１２はベース
領域、１３はコレクタ・コンタクト用拡散領域、
１４はエミツタ領域、１５はベース・コレクタ間
ブレークダウン電圧を低下させるための高濃度拡
散領域、１７は電極配線金属層、１８はコレクタ
埋没拡散層、１９は絶縁膜を夫々示す。n+型高
濃度拡散領域５は図示の如くベース領域１２とコ
レクタ領域に跨つて形成されるのであるが、これ
はエミツタ領域１４形成の拡散工程において同時
に形成され得るから製造工程の増加は生じない
し、またその結果ベース・コレクタ間ブレークダ
ウン電圧はエミツタ・ベース間のそれとほぼ等し
くなる。
構造断面例を第３図に示す。第３図は第２図にお
けるＡ−A′断面に相当する部分を示しており、
１１はアイソレーシヨン拡散領域、１２はベース
領域、１３はコレクタ・コンタクト用拡散領域、
１４はエミツタ領域、１５はベース・コレクタ間
ブレークダウン電圧を低下させるための高濃度拡
散領域、１７は電極配線金属層、１８はコレクタ
埋没拡散層、１９は絶縁膜を夫々示す。n+型高
濃度拡散領域５は図示の如くベース領域１２とコ
レクタ領域に跨つて形成されるのであるが、これ
はエミツタ領域１４形成の拡散工程において同時
に形成され得るから製造工程の増加は生じない
し、またその結果ベース・コレクタ間ブレークダ
ウン電圧はエミツタ・ベース間のそれとほぼ等し
くなる。
上記したような保護トランジスタを用いた入力
保護回路を入力端に挿入した本発明実施例の半導
体集積回路の等価回路を第６図に示す。同図中２
０の破線内は入力保護回路を示し、これ以外は第
１図に示した通常のエミツタ入力型TTL回路と
全く同様であるからその説明は省略する。入力保
護回路２０における保護トランジスタＴとして前
述の第２図及び第３図に示したトランジスタが使
用され、そのコレクタは入力端子、エミツタは基
準レベル端子である接地端子、ベースは抵抗R1
を介して接地端子へ夫々接続されている。入力端
子に正の電荷が印加されると、トランジスタＴの
ベース・コレクタ間が先ずブレークダウンし、こ
れによりベース電流が供給されることになるか
ら、トランジスタＴは比較的大きなコレクタ電流
を流し得ることになり、正電荷を急速に放電す
る。これにより正の静電荷による破壊も防止でき
ることになる。
保護回路を入力端に挿入した本発明実施例の半導
体集積回路の等価回路を第６図に示す。同図中２
０の破線内は入力保護回路を示し、これ以外は第
１図に示した通常のエミツタ入力型TTL回路と
全く同様であるからその説明は省略する。入力保
護回路２０における保護トランジスタＴとして前
述の第２図及び第３図に示したトランジスタが使
用され、そのコレクタは入力端子、エミツタは基
準レベル端子である接地端子、ベースは抵抗R1
を介して接地端子へ夫々接続されている。入力端
子に正の電荷が印加されると、トランジスタＴの
ベース・コレクタ間が先ずブレークダウンし、こ
れによりベース電流が供給されることになるか
ら、トランジスタＴは比較的大きなコレクタ電流
を流し得ることになり、正電荷を急速に放電す
る。これにより正の静電荷による破壊も防止でき
ることになる。
エミツタ入力型TTL・ICではその入力電圧の
最大定格は−0.5〜5.5Vである。一方入力保護回
路２０の耐圧は、トランジスタＴのベースが接地
電位点に抵抗R1を介して接続されているから、
トランジスタT1のベース・コレクタ間耐圧とベ
ース・コレクタ間順方向電圧ＶBEとの和であり、
ベース・コレクタ間電圧は通常6V程度であるベ
ース・エミツタ間耐圧とほぼ等しいから、正の入
力に対する耐圧も上記最大定格より十分高い。そ
れ故入力電圧がその最大定格を満足している限り
入力保護回路２０は動作せず、通常のTTL回路
動作には何らの支障も与えない。
最大定格は−0.5〜5.5Vである。一方入力保護回
路２０の耐圧は、トランジスタＴのベースが接地
電位点に抵抗R1を介して接続されているから、
トランジスタT1のベース・コレクタ間耐圧とベ
ース・コレクタ間順方向電圧ＶBEとの和であり、
ベース・コレクタ間電圧は通常6V程度であるベ
ース・エミツタ間耐圧とほぼ等しいから、正の入
力に対する耐圧も上記最大定格より十分高い。そ
れ故入力電圧がその最大定格を満足している限り
入力保護回路２０は動作せず、通常のTTL回路
動作には何らの支障も与えない。
本発明の入力保護回路におけるベースと接地電
位点間に設けられた抵抗Ｒは、実際的な保護回路
の機能を得るために必要なものである。すなわ
ち、この抵抗Ｒがなくてベースが開放の場合は、
保護回路の耐圧は保護トランジスタのコレクタ−
エミツタ間降伏電圧BVCEOとなる。ところが
BVCEOは、BVCEO＝BVCBO／３√（BVCBOはエ
ミツタ開放時のコレクタ・ベース接合の降伏電
圧、Ｂはエミツタ接地電流増幅率）より明らかな
如く、電流増幅率Ｂに依存し、さらにＢは製造バ
ラツキが非常に大であることが知られている。そ
のためBVCEOは製造バラツキが大で例えば４〜
9Vの範囲でばらつくため、入力電圧の最大定格
の5.5V以下でも保護回路が動作してしまうおそ
れが生じる。
位点間に設けられた抵抗Ｒは、実際的な保護回路
の機能を得るために必要なものである。すなわ
ち、この抵抗Ｒがなくてベースが開放の場合は、
保護回路の耐圧は保護トランジスタのコレクタ−
エミツタ間降伏電圧BVCEOとなる。ところが
BVCEOは、BVCEO＝BVCBO／３√（BVCBOはエ
ミツタ開放時のコレクタ・ベース接合の降伏電
圧、Ｂはエミツタ接地電流増幅率）より明らかな
如く、電流増幅率Ｂに依存し、さらにＢは製造バ
ラツキが非常に大であることが知られている。そ
のためBVCEOは製造バラツキが大で例えば４〜
9Vの範囲でばらつくため、入力電圧の最大定格
の5.5V以下でも保護回路が動作してしまうおそ
れが生じる。
一方抵抗R1を設けることにより、上記のBVCEO
に対応するものはBVCER（〓BVCBO）となり、本
実施例では30Vと十分高くなる。その結果、保護
回路の耐圧はＢの如く製造ばらつきの影響を受け
ない値、つまりトランジスタT1のベースコレク
タ間耐圧とベースエミツタ間順方向電圧ＶBEとの
和により決まるので、確実に有効動作する保護回
路が得られる。
に対応するものはBVCER（〓BVCBO）となり、本
実施例では30Vと十分高くなる。その結果、保護
回路の耐圧はＢの如く製造ばらつきの影響を受け
ない値、つまりトランジスタT1のベースコレク
タ間耐圧とベースエミツタ間順方向電圧ＶBEとの
和により決まるので、確実に有効動作する保護回
路が得られる。
尚、第６図の回路においては保護トランジスタ
Ｔのエミツタ抵抗R1の一端とを接地電位点へ接
続しているが、これは例えば入力端子のクランプ
電圧をベース・エミツタ間順方向電圧分だけ上昇
させるべく順方向ダイオードを介して接地電位点
へ接続するようにしてもよく、要するに動作中ほ
ぼ一定電位に保たれる任意の基準レベル端子に接
続して上記保護機能が得られることは勿論であ
る。
Ｔのエミツタ抵抗R1の一端とを接地電位点へ接
続しているが、これは例えば入力端子のクランプ
電圧をベース・エミツタ間順方向電圧分だけ上昇
させるべく順方向ダイオードを介して接地電位点
へ接続するようにしてもよく、要するに動作中ほ
ぼ一定電位に保たれる任意の基準レベル端子に接
続して上記保護機能が得られることは勿論であ
る。
本発明による保護トランジスタの他の例を第４
図に示す。第４図は第３図と同様の部分の断面構
造を示す図であつて、第３図におけるのと同等の
部分は同一番号を付してある。第４図のトランジ
スタが第３図のものと異なる点は、ベース領域１
２に接して同一導電型の拡散領域２５をコレクタ
埋没拡散層１８に達する深さに形成したことであ
る。この深いｐ型領域２５はアイソレーシヨン領
域１１形成用の拡散工程に２形成されるものであ
る。第４図のトランジスタのベース・コレクタ間
ブレークダウン電圧はアイソレーシヨン拡散層と
コレクタ埋没拡散層とのなすpn接合で決まるこ
とになり、これは通常6V程度であり、エミツ
タ・ベース間ブレークダウン電圧とほぼ等しい。
従つて保護トランジスタとしての動作は第３図の
実施例の場合と全く同等である。
図に示す。第４図は第３図と同様の部分の断面構
造を示す図であつて、第３図におけるのと同等の
部分は同一番号を付してある。第４図のトランジ
スタが第３図のものと異なる点は、ベース領域１
２に接して同一導電型の拡散領域２５をコレクタ
埋没拡散層１８に達する深さに形成したことであ
る。この深いｐ型領域２５はアイソレーシヨン領
域１１形成用の拡散工程に２形成されるものであ
る。第４図のトランジスタのベース・コレクタ間
ブレークダウン電圧はアイソレーシヨン拡散層と
コレクタ埋没拡散層とのなすpn接合で決まるこ
とになり、これは通常6V程度であり、エミツ
タ・ベース間ブレークダウン電圧とほぼ等しい。
従つて保護トランジスタとしての動作は第３図の
実施例の場合と全く同等である。
更に第６図の保護回路２０中の抵抗R1は保護
トランジスタＴのベース領域を延長することによ
つて小面積で構成することができる。その平面パ
ターン例を第５図に示す。同図にて第２図におけ
るのと同一部分は同一番号を付してある。ここで
はベース領域からのコンタクトをベース領域を拡
張して構成した抵抗R1部分を介して採つてお
り、これはエミツタ・コンタクト用配線層７と共
通であつて接地線が適用される。このようにすれ
ば抵抗R1を独立の島内に設ける必要がないか
ら、小面積で保護回路を構成できる。
トランジスタＴのベース領域を延長することによ
つて小面積で構成することができる。その平面パ
ターン例を第５図に示す。同図にて第２図におけ
るのと同一部分は同一番号を付してある。ここで
はベース領域からのコンタクトをベース領域を拡
張して構成した抵抗R1部分を介して採つてお
り、これはエミツタ・コンタクト用配線層７と共
通であつて接地線が適用される。このようにすれ
ば抵抗R1を独立の島内に設ける必要がないか
ら、小面積で保護回路を構成できる。
また第６図の等価回路における入力クランプダ
イオードD1，D2は保護トランジスタＴと同一の
コレクタの島内に設けることができる。その場合
の平面パターンの例を第７図に示す。同図にて第
２図及び第５図と同一の部分には同一番号を付し
てある。ここでは保護トランジスタのコレクタ島
内にダイオードＤが設けられており、これはガー
ドリング拡散窓１０により配線金属層のコンタク
ト窓６内の周囲にp+型ガードリング拡散層を設
けたSBDで構成される。第７図のＢ−B′断面構成
は第８図に示す通りであり、同図にて第３図及び
第４図と同一部分には同番号を付してある。図中
２０はガードリング拡散領域を示してあり、これ
はベース領域１２の拡散工程だ同時に形成され得
る。このSBDは従来のエミツタ入力型TTLにお
いても必要とされていたものであり、本発明によ
る保護回路はこのSBD配設用の島内に組込むこと
ができるため、従来に比して格別素子面積を増大
させることなく静電破壊防止に有効な入力保護回
路を設けることができる。
イオードD1，D2は保護トランジスタＴと同一の
コレクタの島内に設けることができる。その場合
の平面パターンの例を第７図に示す。同図にて第
２図及び第５図と同一の部分には同一番号を付し
てある。ここでは保護トランジスタのコレクタ島
内にダイオードＤが設けられており、これはガー
ドリング拡散窓１０により配線金属層のコンタク
ト窓６内の周囲にp+型ガードリング拡散層を設
けたSBDで構成される。第７図のＢ−B′断面構成
は第８図に示す通りであり、同図にて第３図及び
第４図と同一部分には同番号を付してある。図中
２０はガードリング拡散領域を示してあり、これ
はベース領域１２の拡散工程だ同時に形成され得
る。このSBDは従来のエミツタ入力型TTLにお
いても必要とされていたものであり、本発明によ
る保護回路はこのSBD配設用の島内に組込むこと
ができるため、従来に比して格別素子面積を増大
させることなく静電破壊防止に有効な入力保護回
路を設けることができる。
尚、本発明は上記実施例のみに限定されるもの
ではなく、種々の態様で実施可能であることは明
らかである。
ではなく、種々の態様で実施可能であることは明
らかである。
第１図は従来のエミツタ入力型TTLの等価回
路例、第２図は本発明による保護トランジスタの
平面パターン例、第３図はその構造断面例、第４
図はその構造断面の他の例、第５図は本発明実施
例による入力保護回路の要部の平面パターン例、
第６図は本発明実施例のエミツタ入力型TTLの
等価回路例、第７図は本発明実施例による入力保
護回路部分の平面パターン例、第８図はその構造
断面を夫々示す。 １２……ベース領域、１４……エミツタ領域、
１５，２５……耐圧低下用拡散領域、１８……コ
レクタ埋没層、２０……入力保護回路、Ｔ……保
護トランジスタ。
路例、第２図は本発明による保護トランジスタの
平面パターン例、第３図はその構造断面例、第４
図はその構造断面の他の例、第５図は本発明実施
例による入力保護回路の要部の平面パターン例、
第６図は本発明実施例のエミツタ入力型TTLの
等価回路例、第７図は本発明実施例による入力保
護回路部分の平面パターン例、第８図はその構造
断面を夫々示す。 １２……ベース領域、１４……エミツタ領域、
１５，２５……耐圧低下用拡散領域、１８……コ
レクタ埋没層、２０……入力保護回路、Ｔ……保
護トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 被保護回路におけるトランジスタのベース・
コレクタ間ブレークダウン電圧よりも低いベー
ス・コレクタ間ブレークダウン電圧を有する保護
トランジスタのコレクタを被保護回路の入力端子
に、エミツタを基準レベル端子に、またベースを
抵抗手段を介して該基準レベル端子に夫々接続し
た入力保護回路を有することを特徴とする半導体
集積回路。 ２ 保護トランジスタがベース領域よりも高不純
物濃度で且つベース領域とは反対導電型の領域を
ベース領域に接してコレクタ領域内に有すること
を特徴とする特許請求の範囲第１項記載の半導体
集積回路。 ３ 保護トランジスタが、ベース領域と同導電型
でベース領域に接し且つコレクタ領域と同導電型
の高不純物濃度埋没層に達する領域を有すること
を特徴とする特許請求の範囲第１項記載の半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15481878A JPS5580350A (en) | 1978-12-13 | 1978-12-13 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15481878A JPS5580350A (en) | 1978-12-13 | 1978-12-13 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5580350A JPS5580350A (en) | 1980-06-17 |
| JPS6136711B2 true JPS6136711B2 (ja) | 1986-08-20 |
Family
ID=15592536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15481878A Granted JPS5580350A (en) | 1978-12-13 | 1978-12-13 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5580350A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03130905U (ja) * | 1990-04-17 | 1991-12-27 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5679463A (en) * | 1979-12-03 | 1981-06-30 | Matsushita Electronics Corp | Semiconductor integrated circuit |
| JPS577151A (en) * | 1980-06-17 | 1982-01-14 | Nec Corp | Monolithic ic circuit |
| JPH0955471A (ja) * | 1995-08-10 | 1997-02-25 | Denso Corp | サージ保護回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52102689A (en) * | 1976-02-24 | 1977-08-29 | Philips Nv | Semiconductor device having safety circuit |
-
1978
- 1978-12-13 JP JP15481878A patent/JPS5580350A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52102689A (en) * | 1976-02-24 | 1977-08-29 | Philips Nv | Semiconductor device having safety circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03130905U (ja) * | 1990-04-17 | 1991-12-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5580350A (en) | 1980-06-17 |
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