JP3101481B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3101481B2 JP3101481B2 JP06008752A JP875294A JP3101481B2 JP 3101481 B2 JP3101481 B2 JP 3101481B2 JP 06008752 A JP06008752 A JP 06008752A JP 875294 A JP875294 A JP 875294A JP 3101481 B2 JP3101481 B2 JP 3101481B2
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Description
【０００１】
【産業上の利用分野】本発明は、出力端子が負電位に引
かれる出力端子に接続される保護ダイオードを具備する
半導体装置に関する。
かれる出力端子に接続される保護ダイオードを具備する
半導体装置に関する。
【０００２】
【従来の技術】誘導性負荷または容量性負荷を駆動する
場合、出力端子が接地電位（ＧＮＤ）より低い電位に引
かれることが知られている（特開昭５６−９８８３９
号）。通常は、このような電位が発生しても出力トラン
ジスタが破壊されないよう、出力端子を接地電位にクラ
ンプするダイオードを付加するなどの回路構成が成され
ている。
場合、出力端子が接地電位（ＧＮＤ）より低い電位に引
かれることが知られている（特開昭５６−９８８３９
号）。通常は、このような電位が発生しても出力トラン
ジスタが破壊されないよう、出力端子を接地電位にクラ
ンプするダイオードを付加するなどの回路構成が成され
ている。
【０００３】図５は誘導性負荷を駆動する保護ダイオー
ド内蔵の駆動回路を示す回路図である。入力端子ＩＮに
印加された信号によってトランジスタＴＲ１がＯＮし、
トランジスタＴＲ１のコレクタ電流によって出力トラン
ジスタＴＲ２をＯＮさせて出力端子ＯＵＴに出力信号を
出力するようになっている。入力端子ＩＮがロ−レベル
の時、出力端子ＯＵＴは前記誘導性負荷の放電に伴い、
瞬間的にマイナス数百Ｖの電圧になる。
ド内蔵の駆動回路を示す回路図である。入力端子ＩＮに
印加された信号によってトランジスタＴＲ１がＯＮし、
トランジスタＴＲ１のコレクタ電流によって出力トラン
ジスタＴＲ２をＯＮさせて出力端子ＯＵＴに出力信号を
出力するようになっている。入力端子ＩＮがロ−レベル
の時、出力端子ＯＵＴは前記誘導性負荷の放電に伴い、
瞬間的にマイナス数百Ｖの電圧になる。
【０００４】前記マイナス数百Ｖの電圧から出力トラン
ジスタＴＲ２を保護するため、トランジスタＴＲ２のベ
ース・コレクタ間に保護ダイオードＤ１、Ｄ２を直列接
続する。バイポーラ型の半導体装置にあっては、Ｐ型基
板上に形成したＮ型エピタキシャル層を接合分離して多
数の島領域を形成し、前記島領域に回路素子を作り込む
ものであり、前記接合分離のために基板に接地電位を印
加しているので、回路素子に接地電位より低い電圧が印
加されると寄生効果の原因になる。そこで、保護ダイオ
ードＤ１、Ｄ２が働いた場合に出力端子ＯＵＴを接地電
位付近の電圧にクランプするように回路設計がなされ
る。例えば、電源電位が１２Ｖであるときは、逆方向耐
圧が５〜６Ｖのツエナーダイオードを２個直列接続する
ことにより、前記負電位が印加された出力端子ＯＵＴの
電位を ＶＣＣ−（ＶＢＥ＋ＶＺ１＋ＶＺ２）≒０Ｖ ・・・・・・・（１） に設計するものである。但し、ＶＢＥはトランジスタＴ
Ｒ２のベース・エミッタ間電圧、ＶＺ１、ＶＺ２はダイ
オードＤ１、Ｄ２のツエナー電圧である。 尚、ダイオ
ードＤ１、Ｄ２のツエナー電圧ＶＺ１、ＶＺ２は、拡散
の不純物濃度で決定されるものであって、容易に変更す
ることはできない性質のものである。
ジスタＴＲ２を保護するため、トランジスタＴＲ２のベ
ース・コレクタ間に保護ダイオードＤ１、Ｄ２を直列接
続する。バイポーラ型の半導体装置にあっては、Ｐ型基
板上に形成したＮ型エピタキシャル層を接合分離して多
数の島領域を形成し、前記島領域に回路素子を作り込む
ものであり、前記接合分離のために基板に接地電位を印
加しているので、回路素子に接地電位より低い電圧が印
加されると寄生効果の原因になる。そこで、保護ダイオ
ードＤ１、Ｄ２が働いた場合に出力端子ＯＵＴを接地電
位付近の電圧にクランプするように回路設計がなされ
る。例えば、電源電位が１２Ｖであるときは、逆方向耐
圧が５〜６Ｖのツエナーダイオードを２個直列接続する
ことにより、前記負電位が印加された出力端子ＯＵＴの
電位を ＶＣＣ−（ＶＢＥ＋ＶＺ１＋ＶＺ２）≒０Ｖ ・・・・・・・（１） に設計するものである。但し、ＶＢＥはトランジスタＴ
Ｒ２のベース・エミッタ間電圧、ＶＺ１、ＶＺ２はダイ
オードＤ１、Ｄ２のツエナー電圧である。 尚、ダイオ
ードＤ１、Ｄ２のツエナー電圧ＶＺ１、ＶＺ２は、拡散
の不純物濃度で決定されるものであって、容易に変更す
ることはできない性質のものである。
【０００５】図６、図７は上記保護ダイオードＤ１、Ｄ
２の構造を示す平面図とＣＣ線断面図である。Ｐ型半導
体基板１上に形成したＮ型エピタキシャル層をＰ＋型分
離領域２で分離することにより多数の島領域３を形成
し、島領域３の表面にＰ＋型アノード領域４とＮ＋型カ
ソード領域５を拡散して両者のＰＮ接合をダイオードと
するものである。そして、各々個別の島領域３に形成し
たダイオードＤ１、Ｄ２を図６に示すように電極で直列
接続していた。
２の構造を示す平面図とＣＣ線断面図である。Ｐ型半導
体基板１上に形成したＮ型エピタキシャル層をＰ＋型分
離領域２で分離することにより多数の島領域３を形成
し、島領域３の表面にＰ＋型アノード領域４とＮ＋型カ
ソード領域５を拡散して両者のＰＮ接合をダイオードと
するものである。そして、各々個別の島領域３に形成し
たダイオードＤ１、Ｄ２を図６に示すように電極で直列
接続していた。
【０００６】
【発明が解決しようとする課題】しかしながら、上記半
導体装置をリチウム電池等の蓄電池で駆動した場合、電
源電位ＶＣＣが使用時間に応じて減少するために弊害が
生じることが明かになった。即ち、ダイオードＤ１、Ｄ
２はその構造上、基板１と島領域３（カソード）との間
に寄生ダイオードＤ３を有するものであり、電源電位Ｖ
ＣＣが低下してダイオードＤ１、Ｄ２の接続点Ａの電位
が（ＶＣＣ−ＶＢＥ−ＶＺ１）によりマイナス０．７Ｖ
以下になると寄生ダイオードＤ３がＯＮし、出力端子Ｏ
ＵＴの電位を ＧＮＤ−（ＶＦ＋ＶＺ２）・・・・・・・・・・（２） の電位にしかクランプできなくなるのである。但し、Ｖ
Ｆは寄生ダイオードＤ３の順方向電圧である。出力端子
ＯＵＴの電位が（２）式に従う負の低い電圧でクランプ
されると、出力トランジスタＴＲ２のベース・エミッタ
間やダイオードＤ１、またはダイオードＤ２に大電流が
流れて接合破壊を招くほか、接地電位ＧＮＤより低い電
圧が印加されることから寄生効果が発生して回路の誤動
作等を招く欠点があった。
導体装置をリチウム電池等の蓄電池で駆動した場合、電
源電位ＶＣＣが使用時間に応じて減少するために弊害が
生じることが明かになった。即ち、ダイオードＤ１、Ｄ
２はその構造上、基板１と島領域３（カソード）との間
に寄生ダイオードＤ３を有するものであり、電源電位Ｖ
ＣＣが低下してダイオードＤ１、Ｄ２の接続点Ａの電位
が（ＶＣＣ−ＶＢＥ−ＶＺ１）によりマイナス０．７Ｖ
以下になると寄生ダイオードＤ３がＯＮし、出力端子Ｏ
ＵＴの電位を ＧＮＤ−（ＶＦ＋ＶＺ２）・・・・・・・・・・（２） の電位にしかクランプできなくなるのである。但し、Ｖ
Ｆは寄生ダイオードＤ３の順方向電圧である。出力端子
ＯＵＴの電位が（２）式に従う負の低い電圧でクランプ
されると、出力トランジスタＴＲ２のベース・エミッタ
間やダイオードＤ１、またはダイオードＤ２に大電流が
流れて接合破壊を招くほか、接地電位ＧＮＤより低い電
圧が印加されることから寄生効果が発生して回路の誤動
作等を招く欠点があった。
【０００７】
【課題を解決するための手段】本発明は上述した欠点に
鑑み成されたもので、直列接続される保護ダイオードＤ
１、Ｄ２を一つの島領域内に形成し、前記島領域へは最
も高いカソード電位を印加することにより、寄生ダイオ
ードＤ３が形成されないような構造にすることを骨子と
するものである。
鑑み成されたもので、直列接続される保護ダイオードＤ
１、Ｄ２を一つの島領域内に形成し、前記島領域へは最
も高いカソード電位を印加することにより、寄生ダイオ
ードＤ３が形成されないような構造にすることを骨子と
するものである。
【０００８】
【作用】本発明によれば、ダイオードＤ１、Ｄ２を同じ
島領域３内に形成し、島領域３にはダイオードＤ１のカ
ソード電位を印加しているので、島領域３は電源電位Ｖ
ＣＣから出力トランジスタＴＲ２のＶＢＥを引いた電位
にクランプされる。よって島領域３と基板１との寄生ダ
イオードＤ３がＯＮすることはない。
島領域３内に形成し、島領域３にはダイオードＤ１のカ
ソード電位を印加しているので、島領域３は電源電位Ｖ
ＣＣから出力トランジスタＴＲ２のＶＢＥを引いた電位
にクランプされる。よって島領域３と基板１との寄生ダ
イオードＤ３がＯＮすることはない。
【０００９】
【実施例】以下に本発明の第１の実施例を説明する。図
１と図２は本発明の第１の実施例を説明するための平面
図とＡＡ線断面図である。Ｐ型半導体基板１上に形成し
たＮ型エピタキシャル層をＰ＋型分離領域２で分離して
多数の島領域３を形成し、そのうちの一つにＰ＋型の第
１のアノード領域１４とＮ＋型の第１のカソード領域１
５を形成して第１のダイオードＤ１とする。同じ島領域
３に第１のアノード領域１４とは離間してＰ＋型の第２
のアノード領域２４とＮ＋型の第２のカソード領域２５
を形成して第２のダイオードＤ２とする。島領域３表面
にＮ＋型のコンタクト領域６を形成し、第１のカソード
領域１５とアルミ配線で接続する。さらに、第１のアノ
ード領域１４と第２のカソード領域２５とをアルミ配線
で接続し、第２のアノード領域２４を出力トランジスタ
ＴＲ２のコレクタと出力端子ＯＵＴに接続する。第１の
カソード領域１５は出力トランジスタＴＲ２のベースに
接続する。基板１には接地電位ＶＣＣが印加されてい
る。島領域３の底部には高濃度の埋め込み層７を有し、
各アノード領域１４、２４の表面にはコンタクトホール
８の開口を容易にするためのＰ型コンタクト領域９を有
する。
１と図２は本発明の第１の実施例を説明するための平面
図とＡＡ線断面図である。Ｐ型半導体基板１上に形成し
たＮ型エピタキシャル層をＰ＋型分離領域２で分離して
多数の島領域３を形成し、そのうちの一つにＰ＋型の第
１のアノード領域１４とＮ＋型の第１のカソード領域１
５を形成して第１のダイオードＤ１とする。同じ島領域
３に第１のアノード領域１４とは離間してＰ＋型の第２
のアノード領域２４とＮ＋型の第２のカソード領域２５
を形成して第２のダイオードＤ２とする。島領域３表面
にＮ＋型のコンタクト領域６を形成し、第１のカソード
領域１５とアルミ配線で接続する。さらに、第１のアノ
ード領域１４と第２のカソード領域２５とをアルミ配線
で接続し、第２のアノード領域２４を出力トランジスタ
ＴＲ２のコレクタと出力端子ＯＵＴに接続する。第１の
カソード領域１５は出力トランジスタＴＲ２のベースに
接続する。基板１には接地電位ＶＣＣが印加されてい
る。島領域３の底部には高濃度の埋め込み層７を有し、
各アノード領域１４、２４の表面にはコンタクトホール
８の開口を容易にするためのＰ型コンタクト領域９を有
する。
【００１０】かかる構成によれば、第２のダイオードＤ
２のカソードが第２のアノード領域２４により電気的に
独立するので、従来の寄生ダイオードＤ３は形成されな
い。本実施例における基板１と島領域３とのＰＮ接合
は、島領域３の電位が第１のダイオードＤ１のカソード
電位に等しく、カソード電位がＶＣＣから出力トランジ
スタＴＲ２のＶＢＥを引いた電位でクランプされるの
で、電源電位ＶＣＣが多少低下しても（例えば、１２Ｖ
が３Ｖ程度になったとしても）ＯＮすることがない。よ
って、電源電位ＶＣＣが低下しての寄生ダイオードが働
くことがなく、出力端子ＯＵＴに印加される負電位から
半導体装置を保護することができる。
２のカソードが第２のアノード領域２４により電気的に
独立するので、従来の寄生ダイオードＤ３は形成されな
い。本実施例における基板１と島領域３とのＰＮ接合
は、島領域３の電位が第１のダイオードＤ１のカソード
電位に等しく、カソード電位がＶＣＣから出力トランジ
スタＴＲ２のＶＢＥを引いた電位でクランプされるの
で、電源電位ＶＣＣが多少低下しても（例えば、１２Ｖ
が３Ｖ程度になったとしても）ＯＮすることがない。よ
って、電源電位ＶＣＣが低下しての寄生ダイオードが働
くことがなく、出力端子ＯＵＴに印加される負電位から
半導体装置を保護することができる。
【００１１】図３と図４に本発明の第２の実施例を示
す。図４は図３のＢＢ線断面図である。通常、Ｐ型コン
タクト領域９はＮＰＮトランジスタのベース拡散によ
り、Ｎ＋型のカソード領域１５、２５はＮＰＮトランジ
スタのエミッタ拡散工程により形成する。Ｐ＋型アノー
ド領域１４、２４はベース拡散より高不純物濃度の拡散
で形成されるので、その上にエミッタ拡散を行っても、
カソード領域１５、２５の拡散深さはＮＰＮトランジス
タのエミッタ領域より若干浅くなる。そのため、Ｐ＋型
アノード領域１４、２４とＮ＋型カソード領域１５、２
５のＰＮ接合の上にコンタクトホール８を配置すると、
アルミスパイクによる接合破壊またはリーク電流が生じ
やすい。そこで第２の実施例では、ベース拡散によるコ
ンタクト領域９等を伸長して、ダイオードを形成するＰ
Ｎ接合上からコンタクトホール８をずらしたものであ
る。
す。図４は図３のＢＢ線断面図である。通常、Ｐ型コン
タクト領域９はＮＰＮトランジスタのベース拡散によ
り、Ｎ＋型のカソード領域１５、２５はＮＰＮトランジ
スタのエミッタ拡散工程により形成する。Ｐ＋型アノー
ド領域１４、２４はベース拡散より高不純物濃度の拡散
で形成されるので、その上にエミッタ拡散を行っても、
カソード領域１５、２５の拡散深さはＮＰＮトランジス
タのエミッタ領域より若干浅くなる。そのため、Ｐ＋型
アノード領域１４、２４とＮ＋型カソード領域１５、２
５のＰＮ接合の上にコンタクトホール８を配置すると、
アルミスパイクによる接合破壊またはリーク電流が生じ
やすい。そこで第２の実施例では、ベース拡散によるコ
ンタクト領域９等を伸長して、ダイオードを形成するＰ
Ｎ接合上からコンタクトホール８をずらしたものであ
る。
【００１２】即ち、第１のダイオードＤ１では、島領域
３表面にＰ＋型アノード領域１４を形成し、第１のカソ
ード領域１５を第１のアノード領域１４から島領域３に
達するまで伸ばし、第１のアノード領域１４が存在しな
い部分に一方のコンタクトホール８を配置し、コンタク
ト領域９上に他方のコンタクトホール８を配置する。第
２のダイオードＤ２では、Ｐ型コンタクト領域９とＮ＋
型第２のカソード領域２５を伸ばして第２のアノード領
域２４が存在しない部分に一方のコンタクトホール８を
配置し、第２のカソード領域２５が存在しない部分に他
方のコンタクトホール８を配置する。このように、Ｐ＋
型層とＮ＋型層とのＰＮ接合の上にコンタクトホール８
を配置しないことにより、アルミスパイクによるリーク
電流の発生を防止できる。Ｐ型コンタクト領域９とＮ＋
第２のカソード領域２５とを重ねた位置にコンタクトホ
ール８を形成しても、不純物濃度の関係で第２のカソー
ド領域２５の拡散深さが浅くならないので、リーク電流
は少ない。また、アルミスパイクを防止する材料として
アルミーシリコン材料が上げられるが、本実施例のパタ
ーンによりピュア・アルミ材料でも実施できるパターン
となる。
３表面にＰ＋型アノード領域１４を形成し、第１のカソ
ード領域１５を第１のアノード領域１４から島領域３に
達するまで伸ばし、第１のアノード領域１４が存在しな
い部分に一方のコンタクトホール８を配置し、コンタク
ト領域９上に他方のコンタクトホール８を配置する。第
２のダイオードＤ２では、Ｐ型コンタクト領域９とＮ＋
型第２のカソード領域２５を伸ばして第２のアノード領
域２４が存在しない部分に一方のコンタクトホール８を
配置し、第２のカソード領域２５が存在しない部分に他
方のコンタクトホール８を配置する。このように、Ｐ＋
型層とＮ＋型層とのＰＮ接合の上にコンタクトホール８
を配置しないことにより、アルミスパイクによるリーク
電流の発生を防止できる。Ｐ型コンタクト領域９とＮ＋
第２のカソード領域２５とを重ねた位置にコンタクトホ
ール８を形成しても、不純物濃度の関係で第２のカソー
ド領域２５の拡散深さが浅くならないので、リーク電流
は少ない。また、アルミスパイクを防止する材料として
アルミーシリコン材料が上げられるが、本実施例のパタ
ーンによりピュア・アルミ材料でも実施できるパターン
となる。
【００１３】さらに他の実施例として、Ｎ＋型カソード
領域１５、２５を図３、図４に示すように意識的に長く
形成し、カソード領域１５、２５に抵抗分を持たせる
と、出力端子ＯＵＴに印加される負電位の放電電流を制
限して保護機能を強化することができる。尚、上記各実
施例はダイオード素子が２つのものを説明したが、電源
電位ＶＣＣの値により、またはダイオード素子のツェナ
ー電圧ＶＺの値により、３つ、４つのダイオード素子を
直列接続した場合でも同様に実施できる。
領域１５、２５を図３、図４に示すように意識的に長く
形成し、カソード領域１５、２５に抵抗分を持たせる
と、出力端子ＯＵＴに印加される負電位の放電電流を制
限して保護機能を強化することができる。尚、上記各実
施例はダイオード素子が２つのものを説明したが、電源
電位ＶＣＣの値により、またはダイオード素子のツェナ
ー電圧ＶＺの値により、３つ、４つのダイオード素子を
直列接続した場合でも同様に実施できる。
【００１４】
【発明の効果】以上に説明したとおり、本発明は直列接
続されるダイオード素子Ｄ１、Ｄ２を全て同じ島領域３
に形成し、島領域３へは最も高いカソード電位を印加し
たので、島領域３と基板１とのＰＮ接合が寄生ダイオー
ドとして働くことがなく、電源電位ＶＣＣが低下した場
合でも集積回路を確実に保護できるものである。また、
第２の実施例によればアルミスパイクによる危惧を解消
でき、第３の実施例では放電電流を制限して保護機能を
一層強化できる利点をも有する。
続されるダイオード素子Ｄ１、Ｄ２を全て同じ島領域３
に形成し、島領域３へは最も高いカソード電位を印加し
たので、島領域３と基板１とのＰＮ接合が寄生ダイオー
ドとして働くことがなく、電源電位ＶＣＣが低下した場
合でも集積回路を確実に保護できるものである。また、
第２の実施例によればアルミスパイクによる危惧を解消
でき、第３の実施例では放電電流を制限して保護機能を
一層強化できる利点をも有する。
【図１】本発明を説明するための平面図である。
【図２】図１のＡＡ線断面図である。
【図３】本発明の第２の実施例を説明するための平面図
である。
である。
【図４】図３のＢＢ線平面図である。
【図５】従来例を説明するための回路図である。
【図６】従来例を説明するための平面図である。
【図７】図６のＣＣ線断面図である。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822
Claims (3)
- 【請求項１】 一導電型の半導体基板と、前記基板の上
に形成した逆導電型のエピタキシャル層を分離した島領
域と、前記島領域の表面に形成した一導電型の第１のア
ノ−ド領域と、前記第１のアノ−ド領域との接合で第１
のダイオードを形成し且つ前記島領域とも電気的に同電
位になる逆導電型の第１のカソード領域と、前記島領域
の表面に形成され前記第１のアノ−ド領域とは電気的に
分離される一導電型の第２のアノ−ド領域と、前記第１
のアノ−ド領域に接続され且つ前記第２のアノ−ド領域
との接合で第２のダイオードを形成し且つ前記第１のア
ノ−ド領域に接続する第２のカソード領域とを具備する
ことを特徴とする半導体装置。 - 【請求項２】 一導電型の半導体基板と、前記基板の上
に形成した逆導電型のエピタキシャル層を分離した島領
域と、前記島領域の表面に形成した一導電型の第１のア
ノ−ド領域と、前記第１のアノ−ド領域との接合で第１
のダイオードを形成し且つ前記島領域とも電気的に同電
位になる逆導電型の第１のカソード領域と、前記島領域
の表面に形成され前記第１のアノ−ド領域とは電気的に
分離される一導電型の第２のアノ−ド領域と、前記第１
のアノ−ド領域に接続され且つ前記第２のアノ−ド領域
との接合で第２のダイオードを形成し且つ前記第１のア
ノ−ド領域に接続する第２のカソード領域とを具備し、 前記第１と第２のアノ−ド領域は、各々前記カソード領
域との降伏電圧を決める高濃度層と前記高濃度層より低
不純物濃度のコンタクト層からなり、 前記第１と第２のダイオードを接続する電極のコンタク
トホールを、前記高濃度層と前記第１、第２のカソード
領域との接合を形成する部分から離れた位置に配置した
ことを特徴とする半導体装置。 - 【請求項３】 前記高濃度層とカソード領域とのＰＮ接
合から前記コンタクトホールまでの前記カソード領域を
伸長したことを特徴とする請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06008752A JP3101481B2 (ja) | 1994-01-28 | 1994-01-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06008752A JP3101481B2 (ja) | 1994-01-28 | 1994-01-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07221269A JPH07221269A (ja) | 1995-08-18 |
| JP3101481B2 true JP3101481B2 (ja) | 2000-10-23 |
Family
ID=11701666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06008752A Expired - Fee Related JP3101481B2 (ja) | 1994-01-28 | 1994-01-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3101481B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2770341B1 (fr) * | 1997-10-24 | 2000-01-14 | Sgs Thomson Microelectronics | Dispositif de protection contre des decharges electrostatiques a faible niveau de seuil |
| JP4025023B2 (ja) * | 2001-01-18 | 2007-12-19 | 株式会社東芝 | 半導体装置 |
-
1994
- 1994-01-28 JP JP06008752A patent/JP3101481B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07221269A (ja) | 1995-08-18 |
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