JP4025023B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 25
- 238000009792 diffusion process Methods 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 22
- 230000015556 catabolic process Effects 0.000 claims description 6
- 230000007423 decrease Effects 0.000 claims description 6
- 239000002184 metal Substances 0.000 description 10
- 230000000694 effects Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 239000000470 constituent Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体素子のＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護回路に関する。
【０００２】
【従来の技術】
従来、ＣＭＯＳプロセスにより製造される半導体装置としては、その入出力ピンに、複数のダイオードをカスケード接続してなる静電破壊保護回路（以下、ＥＳＤ保護回路）が設けられてなるものがある。
【０００３】
図４は、従来のＥＳＤ保護回路の概略構成を示すものである。なお、同図（ａ）はレイアウト例を示す平面図であり、同図（ｂ）は断面図である。
【０００４】
従来のＥＳＤ保護回路は、通常、各ダイオード１０１（ここでは、一例として３つのダイオード１０１ａ，１０１ｂ，１０１ｃを示す）が、同一サイズによりレイアウトされるようになっている。
【０００５】
たとえば、Ｐ型半導体基板１０３上に、標準ＣＭＯＳプロセスによりダイオード１０１ａ，１０１ｂ，１０１ｃを構成する場合、Ｎ型ウェル領域１０５とＮ＋型の拡散領域１０７ａおよびＰ＋型の拡散領域１０７ｂとで構成するのが一般的である。この場合、ダイオード１０１ａ，１０１ｂ，１０１ｃは、それぞれ、基板１０３を含めて寄生バイポーラ構造となる。
【０００６】
一方、各段のダイオード１０１ａ，１０１ｂ，１０１ｃ間において、Ｎ＋型の拡散領域１０７ａおよびＰ＋型の拡散領域１０７ｂの相互が、コンタクト１０９を介して、それぞれメタル配線１１０により接続される。これにより、同一サイズの複数のダイオード１０１をカスケード接続してなるＥＳＤ保護回路が製造されるようになっている。
【０００７】
図５は、上記した構成におけるＥＳＤ保護回路の等価回路を概略的に示すものである。
【０００８】
このＥＳＤ保護回路では、たとえば、ダイオード１０１の順方向に電流が流れると、ベース電流として後段のダイオード１０１に流れる電流Ｉ０＊１／（１＋β）以外に、一部、コレクタ電流として基板１０３に流れる電流Ｉ０＊β／（１＋β）がある。
【０００９】
すなわち、図示していない入出力ピンに静電破壊電圧（ＥＳＤ電圧）が印加されて、カスケード接続されたダイオード１０１ａ，１０１ｂ，１０１ｃのパスを電流が流れる場合、入出力ピンに接続された一段目のダイオード１０１ａに流れた電流Ｉ０の一部は、基板電流（コレクタ電流）Ｉ０＊β／（１＋β）として失われる。よって、二段目のダイオード１０１ｂには、その基板電流Ｉ０＊β／（１＋β）の分だけ減少した電流（ベース電流）Ｉ０＊１／（１＋β）が流れ込むこととなる。同様に、二段目，三段目のダイオード１０１ｂ，１０１ｃにおいても、電流の一部が基板１０３に流れて徐々に減っていくため、ダイオード１０１ｂ，１０１ｃを流れる電流は徐々に減っていくことになる。
【００１０】
つまり、ＥＳＤ保護回路において、すべてのダイオード１０１のサイズを同じにして同一の電流容量をもたせた場合、電流が減っているにもかかわらず、後段のダイオード１０１は必要のない電流容量をもつことになる。
【００１１】
ＥＳＤ保護回路の占める面積が、チップサイズに対して影響のない場合は良い。しかし、半導体素子のスケーリングが進み、内部回路を含む周辺回路の面積が縮小された場合、十分な電流容量を確保する必要性から、スケーリングされないＥＳＤ保護回路が要する面積は相対的に大きくなり、結果として、チップサイズに影響を与えるという問題を生じる。このように、ダイオード１０１が必要のない電流容量をもつサイズを有するということは、面積的なロスにつながる。
【００１２】
また、保護能力としての耐圧に関しては、各段のダイオード１０１のサイズが同じで、しかも、同一の電流が流れる場合、各段のダイオード１０１における順方向の電圧降下（Ｖｆ）はいずれも等しくなる。しかしながら、前述したように、各ダイオード１０１を流れる電流が異なる場合、各ダイオード１０１での電圧降下が異なることとなり、電圧降下の合計を合わせた保護能力の設計（耐圧設計）が難しくなる。
【００１３】
【発明が解決しようとする課題】
上記したように、従来においては、ＣＭＯＳプロセスにより製造される寄生バイポーラ構造によってＥＳＤ保護回路を構成できるものの、チップサイズに占めるＥＳＤ保護回路のレイアウト面積を削減できず、また、耐圧設計が難しいという問題があった。
【００１４】
そこで、この発明は、カスケード接続されるダイオードの電流容量を損なうことなく、レイアウト面積を削減でき、しかも、耐圧設計が容易に可能な半導体装置を提供することを目的としている。
【００１５】
【課題を解決するための手段】
本願発明の一態様によれば、基準電位にバイアスされる第一導電型の基板と、前記第一導電型の基板の表面部に形成された複数の第二導電型のウェル領域、前記複数の第二導電型のウェル領域内にそれぞれ形成された、少なくとも１つの第一導電型の第１の拡散領域、および、前記複数の第二導電型のウェル領域内にそれぞれ形成された、少なくとも１つの第二導電型の第２の拡散領域を有し、外部信号の入力端子と前記基準電位との間にそれぞれ配置された複数段のダイオードと、前記複数段のダイオードの、互いに隣接する各段のダイオードの、後段の前記少なくとも１つの第一導電型の第１の拡散領域と前段の前記少なくとも１つの第二導電型の第２の拡散領域との間をそれぞれ接続する配線部とを具備し、前記各段のダイオードは、順方向の電圧降下が等しくなるように、それぞれ、異なるサイズを有して設けられてなることを特徴とする半導体装置が提供される。
【００１６】
上記の構成によって、電圧降下を等しくできるとともに、電流容量的に必要なサイズを有して各段のダイオードを形成できるようになる。これにより、耐圧設計の難しさを改善しつつ、ＥＳＤ保護回路の占める面積が、チップサイズに対して影響するのを阻止することが可能となるものである。
【００１７】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００１８】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる半導体装置の構成例を示すものである。なお、ここでは、一例としてＥＳＤ保護回路を３つのダイオードにより構成するようにした場合について説明する。
【００１９】
すなわち、この半導体装置の場合、たとえば、チップ上にそれぞれ形成された、外部信号の入力端子としての入出力ピン（または、入力ピン）１１と半導体素子としての内部回路１３との間に、ＥＳＤ保護回路１５が設けられている。このＥＳＤ保護回路１５は、たとえば図２にレイアウト例を示すように、基準電位にバイアスされたＰ型半導体基板（第一導電型の基板）２１上に、標準ＣＭＯＳプロセスにより、Ｎ型ウェル領域（第二導電型のウェル領域）２３とＮ＋型の拡散領域（第二導電型の第２の拡散領域）２５ａ，２５ｂ，２５ｃおよびＰ＋型の拡散領域（第一導電型の第１の拡散領域）２６ａ，２６ｂ，２６ｃとからそれぞれなる、寄生バイポーラ構造のダイオード１５ａ，１５ｂ，１５ｃが形成されてなる構成とされている。
【００２０】
また、各段のダイオード１５ａ，１５ｂ，１５ｃは、それぞれ、異なるサイズによって形成されている。さらに、ＥＳＤ保護回路１５の一端（入出力ピンへの接続端側）は上記入出力ピン１１に接続され、他端（基準電位端側）は基準電位に接続されるとともに、各段のダイオード１５ａ，１５ｂ，１５ｃ間がカスケード接続されている。
【００２１】
より具体的には、各段のダイオード１５ａ，１５ｂ，１５ｃは、上記拡散領域２５ａ〜２５ｃ，２６ａ〜２６ｃを面積または周辺長により規定される二種類以上のサイズを有して形成することによって、そのサイズが、上記入出力ピン１１側から上記基準電位側に向かって徐々に小さくなるように設けられている（１５ａ＞１５ｂ＞１５ｃ）。この場合、各段におけるダイオード１５ａ，１５ｂ，１５ｃのサイズの比は、寄生バイポーラ効果により、エミッタに流れ込んだ電流に対するベースから流れ出る電流の比、つまり、基板２１へ流れるコレクタ電流（基板電流）により失われる分を差し引いた、入力電流に対する出力電流の比に略等しくなるように設定されている。
【００２２】
また、上記入出力ピン１１には、コンタクト２９およびメタル配線３１を介して、一段目のダイオード１５ａのＰ＋型拡散領域２６ａが接続されている。一段目のダイオード１５ａのＮ＋型拡散領域２５ａは、コンタクト２９およびメタル配線３１を介して、二段目のダイオード１５ｂのＰ＋型拡散領域２６ｂに接続されている。二段目のダイオード１５ｂのＮ＋型拡散領域２５ｂは、コンタクト２９およびメタル配線３１を介して、三段目のダイオード１５ｃのＰ＋型拡散領域２６ｃに接続されている。三段目のダイオード１５ｃのＮ＋型拡散領域２５ｃは、コンタクト２９およびメタル配線３１を介して、上記基準電位に接続されている。
【００２３】
このように、ＥＳＤ保護回路１５において、入出力ピン１１に接続される側のダイオード１５ａを、他のダイオード１５ｂ，１５ｃよりも大きなサイズを有して形成するとともに、各段のダイオード１５ａ，１５ｂ，１５ｃのサイズと流れる電流との相対比が等しくなるように形成する。その結果、各段のダイオード１５ａ，１５ｂ，１５ｃにおける順方向の電圧降下を略等しくすることが可能となる。もちろん、先に述べた電流の比は、ダイオードに流れ込む電流によって異なるので、サイズの比と一概に等しくすることなどできないが、このＥＳＤ保護回路１５によって保護すべき内部回路１３の耐圧から、これ以上の電圧を印加してはいけないという電圧を入出力ピン１１に印加した場合を想定して、各段のダイオード１５ａ，１５ｂ，１５ｃに流れる電流とサイズとを合わせ込むようにすることで、ＥＳＤ保護回路１５は容易に設計できる。こうすることで、ダイオード１５ａ，１５ｂ，１５ｃごとでの電圧降下を略等しくでき、耐圧設計をダイオードの段数に比例して行うことが可能となり、耐圧設計の容易性が増す。
【００２４】
また、二段目のダイオード１５ｂが流しうる電流量は、一段目のダイオード１５ａのサイズにより決まり、三段目のダイオード１５ｃが流しうる電流量は、二段目のダイオード１５ｂのサイズにより決まる。すなわち、二段目のダイオード１５ｂは、一段目のダイオード１５ａから流れ出る、基板電流が減少した分の電流を流すことができるサイズ（電流容量）であればよいことになる。同様に、三段目のダイオード１５ｃは、二段目のダイオード１５ｂから流れ出る、基板電流が減少した分の電流を流すことができるサイズ（電流容量）であればよいことになる。よって、ダイオード１５ａ，１５ｂ，１５ｃのサイズを徐々に小さくすることにより減少する、ダイオード１５ｂ，１５ｃのそれぞれの電流容量は基板電流によって補われることとなり、ＥＳＤ保護回路１５としての電流容量は変わらない。
【００２５】
一方、二段目以降のダイオード１５ｂ，１５ｃのサイズを順に小さくすることができるので、各段のダイオード１５ａ，１５ｂ，１５ｃを合わせた、ＥＳＤ保護回路１５としての面積は縮小する。この場合、各段のダイオード１５ａ，１５ｂ，１５ｃにおける基板電流により減少する電流の割合は、ダイオードの入力電流に対する出力電流の割合をα、一段目のダイオード１５ａで必要なサイズをＷ０とすると、二段目のダイオード１５ｂではＷ０・α、三段目のダイオード１５ｃではＷ０・α2 となる。たとえば、入力電流に対する出力電流の割合αを０．５、ダイオードの段数を５段とした場合、従来は、ダイオードとして全体で５・Ｗ０のサイズが必要となったが、本実施形態では１．９３８・Ｗ０となり、半分以下のサイズで済むこととなる。
【００２６】
半導体素子のスケーリングが進み、ＥＳＤ保護回路のレイアウト面積がチップサイズに影響するような場合、ＥＳＤ保護回路１５のレイアウト面積の縮小はチップサイズの小型化につながるため、コストの削減が可能となる。
【００２７】
（第２の実施形態）
図３は、本発明の第２の実施形態にかかるＥＳＤ保護回路のレイアウト例を示すものである。なお、ここでは、一例としてＥＳＤ保護回路を３つのダイオードにより構成するようにした場合について説明する。
【００２８】
すなわち、このＥＳＤ保護回路１５’は、たとえば、基準電位にバイアスされたＰ型半導体基板（第一導電型の基板）２１上に、標準ＣＭＯＳプロセスにより、Ｎ型ウェル領域（第二導電型のウェル領域）２３とＮ＋型の拡散領域（第二導電型の第２の拡散領域）２５ａ，２５ｂ，２５ｃおよびＰ＋型の拡散領域（第一導電型の第１の拡散領域）２６ａ，２６ｂ，２６ｃとからそれぞれなる、寄生バイポーラ構造のダイオード１５ａ’，１５ｂ’，１５ｃ’が形成されてなる構成とされている。
【００２９】
各段のダイオード１５ａ’，１５ｂ’，１５ｃ’は、それぞれ、異なるサイズによって形成されている。たとえば、各段のダイオード１５ａ’，１５ｂ’，１５ｃ’は、そのサイズが、入出力ピン側から上記基準電位側に向かって徐々に小さくなるように設けられている（１５ａ’＞１５ｂ’＞１５ｃ’）。
【００３０】
この場合、あるサイズの拡散領域２５ｃ，２６ｃからなるダイオード１５ｃ’を１つの単位とし、このダイオード１５ｃ’を複数並列接続することにより所望のサイズのダイオード１５ａ’，１５ｂ’が形成されている。すなわち、並列接続するダイオード１５ｃ’の数を異ならせることによって、各段において、それぞれサイズの異なるダイオード１５ａ’，１５ｂ’，１５ｃ’が形成されるようになっている。この場合も、各段におけるダイオード１５ａ’，１５ｂ’，１５ｃ’のサイズの比は、寄生バイポーラ効果により、基板２１へ流れるコレクタ電流（基板電流）により失われる分を差し引いた、入力電流に対する出力電流の比に略等しくなるように設定されている。
【００３１】
ＥＳＤ保護回路１５’の一端（入出力ピンへの接続端側）は、外部信号の入力端子としての入出力ピンに接続され、他端（基準電位端側）は、基準電位に接続されるとともに、各段のダイオード１５ａ’，１５ｂ’，１５ｃ’間がカスケード接続されている。たとえば、入出力ピンには、コンタクト２９およびメタル配線３１を介して、一段目のダイオード１５ａ’のＰ＋型拡散領域２６ａが接続されている。一段目のダイオード１５ａ’のＮ＋型拡散領域２５ａは、コンタクト２９およびメタル配線３１を介して、二段目のダイオード１５ｂ’のＰ＋型拡散領域２６ｂに接続されている。二段目のダイオード１５ｂ’のＮ＋型拡散領域２５ｂは、コンタクト２９およびメタル配線３１を介して、三段目のダイオード１５ｃ’のＰ＋型拡散領域２６ｃに接続されている。三段目のダイオード１５ｃ’のＮ＋型拡散領域２５ｃは、コンタクト２９およびメタル配線３１を介して、上記基準電位に接続されている。
【００３２】
このような構成によっても、上述した第１の実施形態に示したＥＳＤ保護回路１５の場合と同様の効果が期待できる。すなわち、ＥＳＤ保護回路１５’としての電流容量を変えることなく、各段のダイオード１５ａ’，１５ｂ’，１５ｃ’における順方向の電圧降下を略等しくできるようになる。そのため、耐圧設計をダイオードの段数に比例して行うことが可能となり、耐圧設計の容易性が増す。
【００３３】
また、各段のダイオード１５ａ’，１５ｂ’，１５ｃ’のサイズを順に小さくすることができるので、半導体素子のスケーリングが進み、ＥＳＤ保護回路のレイアウト面積がチップサイズに影響するような場合にも、ＥＳＤ保護回路１５’のレイアウト面積の縮小によるチップサイズの小型化、コストの削減が可能である。
【００３４】
上記したように、カスケード接続される複数のダイオードの、各段での電圧降下を等しくできるとともに、電流容量的に必要なサイズを有して各段のダイオードを形成するようにしている。
【００３５】
すなわち、ＣＭＯＳプロセスにより製造される半導体装置において、複数のダイオードをカスケード接続し、順方向に電流を引き抜くことによって、内部回路を静電破壊から保護するためのＥＳＤ保護回路を構成する場合、カスケード接続される複数のダイオードのサイズを異ならせるようにしている。この場合、入出力ピンへの接続端側から基準電位端側に向かって、各段のダイオードのサイズが順に小さくなるようにしている。これにより、各段のダイオードにおける順方向の電圧降下を略等しくすることが容易に可能となる結果、耐圧設計の難しさを改善できるようになるものである。しかも、ＥＳＤ保護回路の電流容量を損なうことなく、レイアウト面積の縮小が可能となるため、ＥＳＤ保護回路のレイアウト面積がチップサイズに対して影響するのを阻止できるものである。
【００３６】
なお、上述した第１，第２の各実施形態においては、いずれもＥＳＤ保護回路を３つのダイオードにより構成するようにした場合について説明したが、これに限らず、たとえば４つ以上のダイオードを用いて構成することもできる。
【００３７】
また、各段のダイオードは１つのダイオードにより形成する場合に限らず、たとえば、同一サイズの複数のダイオードにより形成することも可能である。
【００３８】
さらには、ＥＳＤ保護回路は、１つの入出力ピン（入力ピンを含む）に１つずつ設けられるものであっても良いが、複数の入出力ピンに対して、１つのＥＳＤ保護回路が設けられるようにすることも可能である。
【００３９】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【００４０】
【発明の効果】
以上、詳述したようにこの発明によれば、カスケード接続されるダイオードの電流容量を損なうことなく、レイアウト面積を削減でき、しかも、耐圧設計が容易に可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる半導体装置の構成例を示す概略図。
【図２】同じく、図１におけるＥＳＤ保護回路のレイアウト例を示す概略平面図。
【図３】本発明の第２の実施形態にかかるＥＳＤ保護回路のレイアウト例を示す概略平面図。
【図４】従来技術とその問題点を説明するために示す、ＥＳＤ保護回路の概略構成図。
【図５】同じく、従来のＥＳＤ保護回路の等価回路を示す概略図。
【符号の説明】
１１…入出力ピン
１３…内部回路
１５，１５’…ＥＳＤ保護回路
１５ａ，１５ａ’…ダイオード（一段目）
１５ｂ，１５ｂ’…ダイオード（二段目）
１５ｃ，１５ｃ’…ダイオード（三段目）
２１…Ｐ型半導体基板
２３…Ｎ型ウェル領域
２５ａ，２５ｂ，２５ｃ…Ｎ＋型の拡散領域
２６ａ，２６ｂ，２６ｃ…Ｐ＋型の拡散領域
２９…コンタクト
３１…メタル配線
【発明の属する技術分野】
この発明は、半導体素子のＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護回路に関する。
【０００２】
【従来の技術】
従来、ＣＭＯＳプロセスにより製造される半導体装置としては、その入出力ピンに、複数のダイオードをカスケード接続してなる静電破壊保護回路（以下、ＥＳＤ保護回路）が設けられてなるものがある。
【０００３】
図４は、従来のＥＳＤ保護回路の概略構成を示すものである。なお、同図（ａ）はレイアウト例を示す平面図であり、同図（ｂ）は断面図である。
【０００４】
従来のＥＳＤ保護回路は、通常、各ダイオード１０１（ここでは、一例として３つのダイオード１０１ａ，１０１ｂ，１０１ｃを示す）が、同一サイズによりレイアウトされるようになっている。
【０００５】
たとえば、Ｐ型半導体基板１０３上に、標準ＣＭＯＳプロセスによりダイオード１０１ａ，１０１ｂ，１０１ｃを構成する場合、Ｎ型ウェル領域１０５とＮ＋型の拡散領域１０７ａおよびＰ＋型の拡散領域１０７ｂとで構成するのが一般的である。この場合、ダイオード１０１ａ，１０１ｂ，１０１ｃは、それぞれ、基板１０３を含めて寄生バイポーラ構造となる。
【０００６】
一方、各段のダイオード１０１ａ，１０１ｂ，１０１ｃ間において、Ｎ＋型の拡散領域１０７ａおよびＰ＋型の拡散領域１０７ｂの相互が、コンタクト１０９を介して、それぞれメタル配線１１０により接続される。これにより、同一サイズの複数のダイオード１０１をカスケード接続してなるＥＳＤ保護回路が製造されるようになっている。
【０００７】
図５は、上記した構成におけるＥＳＤ保護回路の等価回路を概略的に示すものである。
【０００８】
このＥＳＤ保護回路では、たとえば、ダイオード１０１の順方向に電流が流れると、ベース電流として後段のダイオード１０１に流れる電流Ｉ０＊１／（１＋β）以外に、一部、コレクタ電流として基板１０３に流れる電流Ｉ０＊β／（１＋β）がある。
【０００９】
すなわち、図示していない入出力ピンに静電破壊電圧（ＥＳＤ電圧）が印加されて、カスケード接続されたダイオード１０１ａ，１０１ｂ，１０１ｃのパスを電流が流れる場合、入出力ピンに接続された一段目のダイオード１０１ａに流れた電流Ｉ０の一部は、基板電流（コレクタ電流）Ｉ０＊β／（１＋β）として失われる。よって、二段目のダイオード１０１ｂには、その基板電流Ｉ０＊β／（１＋β）の分だけ減少した電流（ベース電流）Ｉ０＊１／（１＋β）が流れ込むこととなる。同様に、二段目，三段目のダイオード１０１ｂ，１０１ｃにおいても、電流の一部が基板１０３に流れて徐々に減っていくため、ダイオード１０１ｂ，１０１ｃを流れる電流は徐々に減っていくことになる。
【００１０】
つまり、ＥＳＤ保護回路において、すべてのダイオード１０１のサイズを同じにして同一の電流容量をもたせた場合、電流が減っているにもかかわらず、後段のダイオード１０１は必要のない電流容量をもつことになる。
【００１１】
ＥＳＤ保護回路の占める面積が、チップサイズに対して影響のない場合は良い。しかし、半導体素子のスケーリングが進み、内部回路を含む周辺回路の面積が縮小された場合、十分な電流容量を確保する必要性から、スケーリングされないＥＳＤ保護回路が要する面積は相対的に大きくなり、結果として、チップサイズに影響を与えるという問題を生じる。このように、ダイオード１０１が必要のない電流容量をもつサイズを有するということは、面積的なロスにつながる。
【００１２】
また、保護能力としての耐圧に関しては、各段のダイオード１０１のサイズが同じで、しかも、同一の電流が流れる場合、各段のダイオード１０１における順方向の電圧降下（Ｖｆ）はいずれも等しくなる。しかしながら、前述したように、各ダイオード１０１を流れる電流が異なる場合、各ダイオード１０１での電圧降下が異なることとなり、電圧降下の合計を合わせた保護能力の設計（耐圧設計）が難しくなる。
【００１３】
【発明が解決しようとする課題】
上記したように、従来においては、ＣＭＯＳプロセスにより製造される寄生バイポーラ構造によってＥＳＤ保護回路を構成できるものの、チップサイズに占めるＥＳＤ保護回路のレイアウト面積を削減できず、また、耐圧設計が難しいという問題があった。
【００１４】
そこで、この発明は、カスケード接続されるダイオードの電流容量を損なうことなく、レイアウト面積を削減でき、しかも、耐圧設計が容易に可能な半導体装置を提供することを目的としている。
【００１５】
【課題を解決するための手段】
本願発明の一態様によれば、基準電位にバイアスされる第一導電型の基板と、前記第一導電型の基板の表面部に形成された複数の第二導電型のウェル領域、前記複数の第二導電型のウェル領域内にそれぞれ形成された、少なくとも１つの第一導電型の第１の拡散領域、および、前記複数の第二導電型のウェル領域内にそれぞれ形成された、少なくとも１つの第二導電型の第２の拡散領域を有し、外部信号の入力端子と前記基準電位との間にそれぞれ配置された複数段のダイオードと、前記複数段のダイオードの、互いに隣接する各段のダイオードの、後段の前記少なくとも１つの第一導電型の第１の拡散領域と前段の前記少なくとも１つの第二導電型の第２の拡散領域との間をそれぞれ接続する配線部とを具備し、前記各段のダイオードは、順方向の電圧降下が等しくなるように、それぞれ、異なるサイズを有して設けられてなることを特徴とする半導体装置が提供される。
【００１６】
上記の構成によって、電圧降下を等しくできるとともに、電流容量的に必要なサイズを有して各段のダイオードを形成できるようになる。これにより、耐圧設計の難しさを改善しつつ、ＥＳＤ保護回路の占める面積が、チップサイズに対して影響するのを阻止することが可能となるものである。
【００１７】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００１８】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる半導体装置の構成例を示すものである。なお、ここでは、一例としてＥＳＤ保護回路を３つのダイオードにより構成するようにした場合について説明する。
【００１９】
すなわち、この半導体装置の場合、たとえば、チップ上にそれぞれ形成された、外部信号の入力端子としての入出力ピン（または、入力ピン）１１と半導体素子としての内部回路１３との間に、ＥＳＤ保護回路１５が設けられている。このＥＳＤ保護回路１５は、たとえば図２にレイアウト例を示すように、基準電位にバイアスされたＰ型半導体基板（第一導電型の基板）２１上に、標準ＣＭＯＳプロセスにより、Ｎ型ウェル領域（第二導電型のウェル領域）２３とＮ＋型の拡散領域（第二導電型の第２の拡散領域）２５ａ，２５ｂ，２５ｃおよびＰ＋型の拡散領域（第一導電型の第１の拡散領域）２６ａ，２６ｂ，２６ｃとからそれぞれなる、寄生バイポーラ構造のダイオード１５ａ，１５ｂ，１５ｃが形成されてなる構成とされている。
【００２０】
また、各段のダイオード１５ａ，１５ｂ，１５ｃは、それぞれ、異なるサイズによって形成されている。さらに、ＥＳＤ保護回路１５の一端（入出力ピンへの接続端側）は上記入出力ピン１１に接続され、他端（基準電位端側）は基準電位に接続されるとともに、各段のダイオード１５ａ，１５ｂ，１５ｃ間がカスケード接続されている。
【００２１】
より具体的には、各段のダイオード１５ａ，１５ｂ，１５ｃは、上記拡散領域２５ａ〜２５ｃ，２６ａ〜２６ｃを面積または周辺長により規定される二種類以上のサイズを有して形成することによって、そのサイズが、上記入出力ピン１１側から上記基準電位側に向かって徐々に小さくなるように設けられている（１５ａ＞１５ｂ＞１５ｃ）。この場合、各段におけるダイオード１５ａ，１５ｂ，１５ｃのサイズの比は、寄生バイポーラ効果により、エミッタに流れ込んだ電流に対するベースから流れ出る電流の比、つまり、基板２１へ流れるコレクタ電流（基板電流）により失われる分を差し引いた、入力電流に対する出力電流の比に略等しくなるように設定されている。
【００２２】
また、上記入出力ピン１１には、コンタクト２９およびメタル配線３１を介して、一段目のダイオード１５ａのＰ＋型拡散領域２６ａが接続されている。一段目のダイオード１５ａのＮ＋型拡散領域２５ａは、コンタクト２９およびメタル配線３１を介して、二段目のダイオード１５ｂのＰ＋型拡散領域２６ｂに接続されている。二段目のダイオード１５ｂのＮ＋型拡散領域２５ｂは、コンタクト２９およびメタル配線３１を介して、三段目のダイオード１５ｃのＰ＋型拡散領域２６ｃに接続されている。三段目のダイオード１５ｃのＮ＋型拡散領域２５ｃは、コンタクト２９およびメタル配線３１を介して、上記基準電位に接続されている。
【００２３】
このように、ＥＳＤ保護回路１５において、入出力ピン１１に接続される側のダイオード１５ａを、他のダイオード１５ｂ，１５ｃよりも大きなサイズを有して形成するとともに、各段のダイオード１５ａ，１５ｂ，１５ｃのサイズと流れる電流との相対比が等しくなるように形成する。その結果、各段のダイオード１５ａ，１５ｂ，１５ｃにおける順方向の電圧降下を略等しくすることが可能となる。もちろん、先に述べた電流の比は、ダイオードに流れ込む電流によって異なるので、サイズの比と一概に等しくすることなどできないが、このＥＳＤ保護回路１５によって保護すべき内部回路１３の耐圧から、これ以上の電圧を印加してはいけないという電圧を入出力ピン１１に印加した場合を想定して、各段のダイオード１５ａ，１５ｂ，１５ｃに流れる電流とサイズとを合わせ込むようにすることで、ＥＳＤ保護回路１５は容易に設計できる。こうすることで、ダイオード１５ａ，１５ｂ，１５ｃごとでの電圧降下を略等しくでき、耐圧設計をダイオードの段数に比例して行うことが可能となり、耐圧設計の容易性が増す。
【００２４】
また、二段目のダイオード１５ｂが流しうる電流量は、一段目のダイオード１５ａのサイズにより決まり、三段目のダイオード１５ｃが流しうる電流量は、二段目のダイオード１５ｂのサイズにより決まる。すなわち、二段目のダイオード１５ｂは、一段目のダイオード１５ａから流れ出る、基板電流が減少した分の電流を流すことができるサイズ（電流容量）であればよいことになる。同様に、三段目のダイオード１５ｃは、二段目のダイオード１５ｂから流れ出る、基板電流が減少した分の電流を流すことができるサイズ（電流容量）であればよいことになる。よって、ダイオード１５ａ，１５ｂ，１５ｃのサイズを徐々に小さくすることにより減少する、ダイオード１５ｂ，１５ｃのそれぞれの電流容量は基板電流によって補われることとなり、ＥＳＤ保護回路１５としての電流容量は変わらない。
【００２５】
一方、二段目以降のダイオード１５ｂ，１５ｃのサイズを順に小さくすることができるので、各段のダイオード１５ａ，１５ｂ，１５ｃを合わせた、ＥＳＤ保護回路１５としての面積は縮小する。この場合、各段のダイオード１５ａ，１５ｂ，１５ｃにおける基板電流により減少する電流の割合は、ダイオードの入力電流に対する出力電流の割合をα、一段目のダイオード１５ａで必要なサイズをＷ０とすると、二段目のダイオード１５ｂではＷ０・α、三段目のダイオード１５ｃではＷ０・α2 となる。たとえば、入力電流に対する出力電流の割合αを０．５、ダイオードの段数を５段とした場合、従来は、ダイオードとして全体で５・Ｗ０のサイズが必要となったが、本実施形態では１．９３８・Ｗ０となり、半分以下のサイズで済むこととなる。
【００２６】
半導体素子のスケーリングが進み、ＥＳＤ保護回路のレイアウト面積がチップサイズに影響するような場合、ＥＳＤ保護回路１５のレイアウト面積の縮小はチップサイズの小型化につながるため、コストの削減が可能となる。
【００２７】
（第２の実施形態）
図３は、本発明の第２の実施形態にかかるＥＳＤ保護回路のレイアウト例を示すものである。なお、ここでは、一例としてＥＳＤ保護回路を３つのダイオードにより構成するようにした場合について説明する。
【００２８】
すなわち、このＥＳＤ保護回路１５’は、たとえば、基準電位にバイアスされたＰ型半導体基板（第一導電型の基板）２１上に、標準ＣＭＯＳプロセスにより、Ｎ型ウェル領域（第二導電型のウェル領域）２３とＮ＋型の拡散領域（第二導電型の第２の拡散領域）２５ａ，２５ｂ，２５ｃおよびＰ＋型の拡散領域（第一導電型の第１の拡散領域）２６ａ，２６ｂ，２６ｃとからそれぞれなる、寄生バイポーラ構造のダイオード１５ａ’，１５ｂ’，１５ｃ’が形成されてなる構成とされている。
【００２９】
各段のダイオード１５ａ’，１５ｂ’，１５ｃ’は、それぞれ、異なるサイズによって形成されている。たとえば、各段のダイオード１５ａ’，１５ｂ’，１５ｃ’は、そのサイズが、入出力ピン側から上記基準電位側に向かって徐々に小さくなるように設けられている（１５ａ’＞１５ｂ’＞１５ｃ’）。
【００３０】
この場合、あるサイズの拡散領域２５ｃ，２６ｃからなるダイオード１５ｃ’を１つの単位とし、このダイオード１５ｃ’を複数並列接続することにより所望のサイズのダイオード１５ａ’，１５ｂ’が形成されている。すなわち、並列接続するダイオード１５ｃ’の数を異ならせることによって、各段において、それぞれサイズの異なるダイオード１５ａ’，１５ｂ’，１５ｃ’が形成されるようになっている。この場合も、各段におけるダイオード１５ａ’，１５ｂ’，１５ｃ’のサイズの比は、寄生バイポーラ効果により、基板２１へ流れるコレクタ電流（基板電流）により失われる分を差し引いた、入力電流に対する出力電流の比に略等しくなるように設定されている。
【００３１】
ＥＳＤ保護回路１５’の一端（入出力ピンへの接続端側）は、外部信号の入力端子としての入出力ピンに接続され、他端（基準電位端側）は、基準電位に接続されるとともに、各段のダイオード１５ａ’，１５ｂ’，１５ｃ’間がカスケード接続されている。たとえば、入出力ピンには、コンタクト２９およびメタル配線３１を介して、一段目のダイオード１５ａ’のＰ＋型拡散領域２６ａが接続されている。一段目のダイオード１５ａ’のＮ＋型拡散領域２５ａは、コンタクト２９およびメタル配線３１を介して、二段目のダイオード１５ｂ’のＰ＋型拡散領域２６ｂに接続されている。二段目のダイオード１５ｂ’のＮ＋型拡散領域２５ｂは、コンタクト２９およびメタル配線３１を介して、三段目のダイオード１５ｃ’のＰ＋型拡散領域２６ｃに接続されている。三段目のダイオード１５ｃ’のＮ＋型拡散領域２５ｃは、コンタクト２９およびメタル配線３１を介して、上記基準電位に接続されている。
【００３２】
このような構成によっても、上述した第１の実施形態に示したＥＳＤ保護回路１５の場合と同様の効果が期待できる。すなわち、ＥＳＤ保護回路１５’としての電流容量を変えることなく、各段のダイオード１５ａ’，１５ｂ’，１５ｃ’における順方向の電圧降下を略等しくできるようになる。そのため、耐圧設計をダイオードの段数に比例して行うことが可能となり、耐圧設計の容易性が増す。
【００３３】
また、各段のダイオード１５ａ’，１５ｂ’，１５ｃ’のサイズを順に小さくすることができるので、半導体素子のスケーリングが進み、ＥＳＤ保護回路のレイアウト面積がチップサイズに影響するような場合にも、ＥＳＤ保護回路１５’のレイアウト面積の縮小によるチップサイズの小型化、コストの削減が可能である。
【００３４】
上記したように、カスケード接続される複数のダイオードの、各段での電圧降下を等しくできるとともに、電流容量的に必要なサイズを有して各段のダイオードを形成するようにしている。
【００３５】
すなわち、ＣＭＯＳプロセスにより製造される半導体装置において、複数のダイオードをカスケード接続し、順方向に電流を引き抜くことによって、内部回路を静電破壊から保護するためのＥＳＤ保護回路を構成する場合、カスケード接続される複数のダイオードのサイズを異ならせるようにしている。この場合、入出力ピンへの接続端側から基準電位端側に向かって、各段のダイオードのサイズが順に小さくなるようにしている。これにより、各段のダイオードにおける順方向の電圧降下を略等しくすることが容易に可能となる結果、耐圧設計の難しさを改善できるようになるものである。しかも、ＥＳＤ保護回路の電流容量を損なうことなく、レイアウト面積の縮小が可能となるため、ＥＳＤ保護回路のレイアウト面積がチップサイズに対して影響するのを阻止できるものである。
【００３６】
なお、上述した第１，第２の各実施形態においては、いずれもＥＳＤ保護回路を３つのダイオードにより構成するようにした場合について説明したが、これに限らず、たとえば４つ以上のダイオードを用いて構成することもできる。
【００３７】
また、各段のダイオードは１つのダイオードにより形成する場合に限らず、たとえば、同一サイズの複数のダイオードにより形成することも可能である。
【００３８】
さらには、ＥＳＤ保護回路は、１つの入出力ピン（入力ピンを含む）に１つずつ設けられるものであっても良いが、複数の入出力ピンに対して、１つのＥＳＤ保護回路が設けられるようにすることも可能である。
【００３９】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【００４０】
【発明の効果】
以上、詳述したようにこの発明によれば、カスケード接続されるダイオードの電流容量を損なうことなく、レイアウト面積を削減でき、しかも、耐圧設計が容易に可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる半導体装置の構成例を示す概略図。
【図２】同じく、図１におけるＥＳＤ保護回路のレイアウト例を示す概略平面図。
【図３】本発明の第２の実施形態にかかるＥＳＤ保護回路のレイアウト例を示す概略平面図。
【図４】従来技術とその問題点を説明するために示す、ＥＳＤ保護回路の概略構成図。
【図５】同じく、従来のＥＳＤ保護回路の等価回路を示す概略図。
【符号の説明】
１１…入出力ピン
１３…内部回路
１５，１５’…ＥＳＤ保護回路
１５ａ，１５ａ’…ダイオード（一段目）
１５ｂ，１５ｂ’…ダイオード（二段目）
１５ｃ，１５ｃ’…ダイオード（三段目）
２１…Ｐ型半導体基板
２３…Ｎ型ウェル領域
２５ａ，２５ｂ，２５ｃ…Ｎ＋型の拡散領域
２６ａ，２６ｂ，２６ｃ…Ｐ＋型の拡散領域
２９…コンタクト
３１…メタル配線
Claims (8)
- 基準電位にバイアスされる第一導電型の基板と、
前記第一導電型の基板の表面部に形成された複数の第二導電型のウェル領域、前記複数の第二導電型のウェル領域内にそれぞれ形成された、少なくとも１つの第一導電型の第１の拡散領域、および、前記複数の第二導電型のウェル領域内にそれぞれ形成された、少なくとも１つの第二導電型の第２の拡散領域を有し、外部信号の入力端子と前記基準電位との間にそれぞれ配置された複数段のダイオードと、
前記複数段のダイオードの、互いに隣接する各段のダイオードの、後段の前記少なくとも１つの第一導電型の第１の拡散領域と前段の前記少なくとも１つの第二導電型の第２の拡散領域との間をそれぞれ接続する配線部と
を具備し、
前記各段のダイオードは、順方向の電圧降下が等しくなるように、それぞれ、異なるサイズを有して設けられてなることを特徴とする半導体装置。 - 前記各段のダイオードは、相互にカスケード接続されていることを特徴とする請求項１に記載の半導体装置。
- 前記各段のダイオードは、前記外部信号の入力端子側から前記基準電位側に向かって徐々にサイズが小さくなるように設けられていることを特徴とする請求項１に記載の半導体装置。
- 前記複数の第二導電型のウェル領域がそれぞれ異なるサイズを有して形成され、
前記各段のダイオードは、それぞれ、前記複数の第二導電型のウェル領域のサイズに応じたサイズを有して設けられていることを特徴とする請求項１に記載の半導体装置。 - 前記複数の第二導電型のウェル領域がそれぞれ同じサイズを有して形成され、
前記各段のダイオードは、前記複数の第二導電型のウェル領域をそれぞれ１単位とする所定個のダイオードが、それぞれのサイズに応じて並列に接続されてなることを特徴とする請求項１に記載の半導体装置。 - 前記各段のダイオードは、それぞれ、前記少なくとも１つの第一導電型の第１の拡散領域および前記少なくとも１つの第二導電型の第２の拡散領域の面積によりサイズが規定されることを特徴とする請求項１に記載の半導体装置。
- 前記複数段のダイオードによって、前記外部信号の入力端子につながる静電破壊保護回路が構成されてなることを特徴とする請求項１に記載の半導体装置。
- 前記静電破壊保護回路は、前記外部信号の入力端子ごとに設けられることを特徴とする請求項７に記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001010243A JP4025023B2 (ja) | 2001-01-18 | 2001-01-18 | 半導体装置 |
| TW090128743A TW508792B (en) | 2001-01-18 | 2001-11-20 | Semiconductor device formed by cascading multiple diodes |
| US09/998,753 US6693305B2 (en) | 2001-01-18 | 2001-12-03 | Semiconductor device formed by cascade-connecting a plurality of diodes |
| CNB021009481A CN1196194C (zh) | 2001-01-18 | 2002-01-09 | 静电破坏保护电路 |
| KR10-2002-0002271A KR100445775B1 (ko) | 2001-01-18 | 2002-01-15 | 복수의 다이오드를 케스케이드 접속하여 이루어진 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001010243A JP4025023B2 (ja) | 2001-01-18 | 2001-01-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002217374A JP2002217374A (ja) | 2002-08-02 |
| JP4025023B2 true JP4025023B2 (ja) | 2007-12-19 |
Family
ID=18877589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001010243A Expired - Fee Related JP4025023B2 (ja) | 2001-01-18 | 2001-01-18 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6693305B2 (ja) |
| JP (1) | JP4025023B2 (ja) |
| KR (1) | KR100445775B1 (ja) |
| CN (1) | CN1196194C (ja) |
| TW (1) | TW508792B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4458814B2 (ja) * | 2003-11-05 | 2010-04-28 | 三洋電機株式会社 | 静電破壊保護装置 |
| JP6176817B2 (ja) | 2011-10-17 | 2017-08-09 | ローム株式会社 | チップダイオードおよびダイオードパッケージ |
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| JP6066025B2 (ja) | 2014-09-22 | 2017-01-25 | 株式会社村田製作所 | 半導体装置 |
| JP6466220B2 (ja) * | 2015-03-24 | 2019-02-06 | ラピスセミコンダクタ株式会社 | 半導体素子、半導体装置および半導体素子のレイアウト方法 |
| CN106783844B (zh) * | 2017-01-25 | 2023-09-01 | 杭州士兰集成电路有限公司 | 单向低电容tvs器件及其制造方法 |
| CN107357062B (zh) | 2017-07-21 | 2020-07-28 | 惠科股份有限公司 | 显示面板的驱动装置 |
| EP4068357A1 (en) * | 2021-03-29 | 2022-10-05 | Nexperia B.V. | Semiconductor device and esd protection device comprising the same |
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| US6430016B1 (en) * | 2000-02-11 | 2002-08-06 | Micron Technology, Inc. | Setpoint silicon controlled rectifier (SCR) electrostatic discharge (ESD) core clamp |
| DE10022367C2 (de) * | 2000-05-08 | 2002-05-08 | Micronas Gmbh | ESD-Schutzstruktur und Verfahren zur Herstellung |
| JP2002050640A (ja) * | 2000-05-22 | 2002-02-15 | Sony Corp | 電界効果トランジスタの保護回路及び半導体装置 |
| US6406948B1 (en) * | 2000-07-13 | 2002-06-18 | Chartered Semiconductor Manufacturing Ltd. | Method for forming an ESD protection network for SOI technology with the ESD device formed in an underlying silicon substrate |
| US6537868B1 (en) * | 2001-11-16 | 2003-03-25 | Taiwan Semiconductor Manufacturing Company | Method for forming novel low leakage current cascaded diode structure |
-
2001
- 2001-01-18 JP JP2001010243A patent/JP4025023B2/ja not_active Expired - Fee Related
- 2001-11-20 TW TW090128743A patent/TW508792B/zh not_active IP Right Cessation
- 2001-12-03 US US09/998,753 patent/US6693305B2/en not_active Expired - Fee Related
-
2002
- 2002-01-09 CN CNB021009481A patent/CN1196194C/zh not_active Expired - Fee Related
- 2002-01-15 KR KR10-2002-0002271A patent/KR100445775B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1366339A (zh) | 2002-08-28 |
| TW508792B (en) | 2002-11-01 |
| US20020093022A1 (en) | 2002-07-18 |
| KR20020062162A (ko) | 2002-07-25 |
| JP2002217374A (ja) | 2002-08-02 |
| US6693305B2 (en) | 2004-02-17 |
| KR100445775B1 (ko) | 2004-08-25 |
| CN1196194C (zh) | 2005-04-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050304 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060412 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060619 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071002 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111012 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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