CN116387305A - 半导体装置和制造半导体装置的方法 - Google Patents

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Abstract

本公开涉及一种包括具有高钳位电压的装置(HVC装置)和OTS装置的半导体装置。该半导体装置提供了非常有利的ESD保护。半导体装置可以以两种方式实现：OTS装置和具有高钳位电压的装置可以被实现为组合在一个半导体封装件中的分立的、独立的装置，或者OTS装置可以通过集成而被集成到具有高钳位电压的装置的互连层中。

Description

半导体装置和制造半导体装置的方法
技术领域
本发明涉及半导体装置。本发明还涉及制造半导体装置的方法。
背景技术
图1a、图1b和图1c示出了本领域公知的半导体装置。
在图1a中示出了半导体集成电路装置，其中，半导体集成电路装置具有静电放电(ESD)保护电路。
半导体集成电路装置100包括数据焊盘I/O、第一ESD保护电路110、第二ESD保护电路120和内部电路200。
数据焊盘I/O是用于将来自外部装置的数据输入至内部电路200和/或将来自内部电路200的数据输出至外部装置的接口。
第一ESD保护电路和第二ESD保护电路120设置于数据焊盘I/O和内部电路200之间，以保护内部电路200免受可能流经耦接至电源电压的端子和地电压的端子的数据焊盘I/O的ESD电涌的影响。
第一ESD保护电路110连接在数据焊盘I/O和连接到电源电压焊盘P1的电源电压线VDD之间。第二ESD保护电路120连接于第一ESD保护电路110与连接至接地电压焊盘P2的地电压线VSS之间。如图1a所示，节点A可以是将数据焊盘I/O、第一ESD保护电路110及第二ESD保护电路120彼此连接的连接节点。
第一ESD保护电路110包括电阻可变装置。电阻可变装置是双向阈值开关(OTS)装置。如图1b所示，第一ESD保护电路110a包括串联连接在电源电压线VDD和节点A之间的多个OTS装置111、112和113。
如图1c所示，第一ESD保护电路110b包括OTS装置111、112和113、电阻器R1和NMOS晶体管N1。OTS装置111、112和113连接在电源电压线VDD和电阻器R1之间。电阻器R1连接在OTS装置111、112和113的输出节点B与节点A之间。节点A连接到数据焊盘I/O。NMOS晶体管N1响应于来自OTS装置111、112和113的输出节点B的电压，将电源电压线VDD连接到节点A。
在现有技术中还已知的是，仅使用半导体结构，因此不使用双向开关。
这种现有技术的一个例子是公知的正向二极管与高钳位装置串联的组合。
在现有技术中还已知的是，在双针配置中使用双极结晶体管(BJT)，其中发射极基极二极管提供小电容，并且基极集电极结给出高钳位电压。如上所述的半导体装置的缺点在于它具有非对称的性能。为了使系统对称，必须添加更多的结构。
发明内容
各种示例实施例针对如上所述的缺点和/或从以下公开内容可以变得明显的其它缺点。
根据本发明的实施例，一种半导体装置包括：具有高钳位电压的装置(HVC装置)以及OTS装置。
HVC装置和OTS装置可以串联连接。
HVC装置和OTS装置可以组合在封装件中。OTS装置可以集成在HVC装置的金属堆叠件中。
根据本发明的实施例，半导体装置还包括第一外部引脚和第二外部引脚。
根据本发明的实施例，半导体装置包括HVC装置和OTS装置。HVC装置包括：具有高击穿电压的p-n结、第一金属化层以及第二金属化层。OTS装置位于HVC装置的第一金属化层和第二金属化层之间。以这种方式，OTS装置与HVC装置集成。半导体装置还包括第一外部引脚和第二外部引脚。
根据本发明的实施例，半导体装置包括HVC装置和OTS装置。HVC装置包括两个p-n结，其中，所述第一p-n结由第一p层和n层实现，并且其中，第二p-n结由第二p层和n层实现。HVC装置还包括第一金属化层、第二金属化层、第三金属化层和第四金属化层。OTS装置包括第一OTS层和第二OTS层。第一金属化层位于第一p层的顶部上，第一OTS层位于第一金属化层的顶部上，并且第二金属化层位于第一OTS层的顶部上，使得第一OTS层夹在第一金属化层和第二金属化层之间。第三金属化层位于第二p层的顶部上，第二OTS层位于第三金属化层的顶部上，并且第四金属化层位于第二OTS层的顶部上，使得第二OTS层夹在第三金属化层和第四金属化层之间。半导体装置还包括第一外部引脚和第二外部引脚。
根据本发明的实施例，半导体装置包括HVC装置和OTS装置。HVC装置包括具有高击穿电压的p-n结。HVC装置还包括第一金属化层和第二金属化层。OTS装置位于HVC装置的第一金属化层和第二金属化层之间。OTS装置还包括多个OTS层，其位于HVC装置的第一金属化层和第二金属化层之间。HVC装置还包括第一外部引脚和第二外部引脚。
根据本发明的实施例，HVC装置包括两个p-n结：第一p-n结和第二p-n结。第一p-n结由具有第一极性的第一层和具有第二极性的第二层实现。第二p-n结由第二层和具有第一极性的第三层实现。
在前述实施例中描述的OTS装置优选地被调谐，使得OTS装置的鲁棒性反映HVC装置的鲁棒性。鲁棒性的这种反映确保实现包括所述HVC装置和OTS装置的半导体装置的最低电容/鲁棒性比
HVC装置内的高压钳位也可以由BJT装置、MOS装置或具有足够高的钳位电压的任何其他适用的半导体结构实现。
HVC装置的高压钳位优选地具有对称电特性。以这种方式，OTS装置和HVC装置的互连连接也是对称的。
在前述实施例中描述的半导体装置提供有利的ESD保护，其中，半导体装置具有低电容和高击穿电压。
本发明还涉及一种制造如前述实施例中描述的半导体装置的方法。
附图说明
为了能够详细理解本公开的特征，参考实施例进行更具体的描述，实施例中的一些在附图中被示出。然而，应当注意，附图仅示出了典型的实施例，因此不应被认为是对其范围的限制。附图是为了便于理解本公开，因此不一定按比例绘制。在结合附图阅读本说明书之后，所要求保护的主题的优点对于本领域技术人员将变得显而易见，
在附图中，相同的附图标记用于表示相同的元件，并且在附图中：
图1a、图1b和图1c示出了已知的半导体装置；
图2a和图2b示出了根据本发明实施例的半导体装置；
图3a、图3b和图3c示出了根据本发明实施例的半导体装置。
具体实施方式
根据本发明的实施例，提供了一种具有ESD保护的半导体装置，该半导体装置包括OTS装置和具有高钳位电压的装置。
这种半导体装置解决了在已知半导体装置中存在的问题。由于存在大量待耗散的电力，所以具有高钳位电压的已知半导体装置必须相对较大。因此，这些相对大的装置具有高电容。这使得它们不适合用于高速数据线。
具有相对小电容的已知ESD保护装置具有小的保持电压，使得它们不适合于高压应用。
对于已知用作片上ESD保护结构的一部分的已知OTS装置也是如此。这些OTS装置可以提供相对低的电容、低触发和低保持电压。
根据本发明的实施例的半导体装置包括OTS装置和具有高钳位电压的装置，而不具有现有技术中已知的上述问题。
OTS装置具有低电容，其补偿具有高钳位电压的装置的高电容。
具有高钳位电压的装置具有高钳位电压，这增加到OTS装置的相对小的钳位电压。
因此，根据本发明的实施例的半导体装置是OTS装置和具有高钳位电压的装置的组合，是具有相对小的电容和相对高的钳位电压的半导体装置。
根据本发明的实施例，可以以至少两种方式实现作为OTS装置和具有高钳位电压的装置的组合的半导体装置：
-OTS装置和具有高钳位电压的装置可以实现为组合在一个半导体封装件中的分立的、独立的装置，或者
-OTS装置可以通过集成而被集成到具有高钳位电压的装置的互连层中。
图2a中示出了根据本发明的实施例的半导体装置。半导体装置200包括串联连接的OTS装置202和具有高钳位电压的装置204。具有高钳位电压的装置204也被称为高电压钳位(HVC)装置。
OTC装置和HVC装置之间的连接206可以通过接合线、引线框等实现。
图2b中示出了根据本发明的实施例的半导体装置。半导体装置220包括组合在一个封装件内的OTS装置222和HVC装置224。这种封装件可以具有两个外部引脚：第一外部引脚226和第二外部引脚228。在图2b所示的该示例性实施例中，第一外部引脚226连接到OTS装置222的左侧，而第二外部引脚228连接到HVC装置224的右侧。在这种情况下，OTS装置可以集成在HVC装置的金属堆叠件中。
在本发明的实施例中，半导体装置包括OTS装置和HVC装置，其中OTS装置位于HVC装置的两个互连层之间。
图3a、图3b和图3c示出了本发明的三个示例性实施例。
在图3a所示的本发明的示例性实施例中，半导体装置300包括：
-HVC装置，该HVC装置包括具有高击穿电压的p-n结304、306、第一金属化层308和第二金属化层310，以及
-OTS装置302，其位于HVC装置的第一金属化层308和第二金属化层310之间。
HVC装置还包括第一外部引脚312和第二外部引脚314。
本发明包括上述实施例的所有变型。例如，半导体装置可以包括多于两个金属化层，并且OTS装置可以位于这些多个金属化层中的任何两个之间，例如在存在四个金属化层的情况下，OTS装置位于第三金属化层和第四金属化层之间。此外，本发明还包括所有极化组合，例如结也可以是n-p结等。结可以位于硅深处，它包括结的堆叠件等。
在图3b所示的本发明的示例性实施例中，半导体装置330包括：
-HVC装置，该HVC装置包括第一金属化层342、第二金属化层346、第三金属化层344和第四金属化层348，以及
-OTS装置332、334，该OTS装置包括第一OTS层332和第二OTS层334，
-其中，第一金属化层342位于第一p层336的顶部上，第一OTS层332位于第一金属化层342的顶部上，并且第二金属化层346位于第一OTS层332的顶部上，使得第一OTS层332夹在第一金属化层342和第二金属化层346之间，并且
-其中，第三金属化层344位于第二p层338的顶部上，第二OTS层334位于第三金属化层344的顶部上，并且第四金属化层348位于第二OTS层334的顶部上，使得第二OTS层334夹在第三金属化层344与第四金属化层348之间。
根据本发明的实施例，HVC装置可以进一步包括两个p-n结，第一p-n结和第二p-n结。第一p-n结由具有第一极性的第一层和具有第二极性的第二层实现。第二p-n结由第二层和具有第一极性的第三层实现。
在图3b所示的示例性实施例中，HVC装置包括两个p-n结336、338、340，其中，第一p-n结由第一p层336和n层340实现，并且其中，第二p-n结由第二p层338和n层340实现。
半导体装置还可以包括第一外部引脚350和第二外部引脚352。
图3b所示的该示例性实施例是图2b所示的两个半导体装置的反串联连接。
在图3c所示的本发明的示例性实施例中，半导体装置360包括：
-HVC装置，该HVC装置包括具有高击穿电压的p-n结364、366、第一金属化层368和第二金属化层370，以及
-OTS装置362，其位于HVC装置的第一金属化层368和第二金属化层370之间，其中，OTS装置362包括位于HVC装置的第一金属化层368和第二金属化层370之间的多个OTS层362。
HVC装置还包括第一外部引脚372和第二外部引脚374。
如本发明的先前实施例中所示，OTS装置可以在整个区域或仅局部地夹在HVC装置的两个金属层之间。
OTS装置的OTS区域将优选地被调谐，使得OTS装置的鲁棒性反映HVC装置的鲁棒性，这确保实现包括所述HVC装置和OTS装置的半导体装置的最低电容/鲁棒性比。
HVC装置内的高压钳位可以实现为p-n结，如图3a、图3b和图3c中示出的示例性实施例所示，但是其也可以通过BJT装置、金属氧化物半导体(MOS)装置或具有足够高的钳位电压和足够高的鲁棒性的任何其他半导体结构来实现。
优选地，高压钳位具有对称的电特性，因为OTS装置和HVC装置的串联连接也是对称的。
将OTS装置集成到HVC装置的互连层中的一个大的优点是，可以在不改变主要的钳位行为的后端进行改变的情况下重新使用现有的钳位概念和扩散工艺。
如先前的实施例中所述的半导体装置提供了非常有利的ESD保护。
本发明的特定和优选方面在所附独立权利要求中阐述。从属和/或独立权利要求的特征的组合可以适当地组合，而不仅仅是如权利要求中所阐述的。
本公开的范围包括在本文中明确地或隐含地公开的任何新颖特征或特征的组合或其任何概括，无论其是否涉及所要求保护的发明或减轻本发明解决的任何或所有问题。申请人由此提请注意，在本申请或源于本申请的任何这种进一步申请的审查期间，可以针对这些特征提出新的权利要求。特别地，参考所附权利要求，来自从属权利要求的特征可以与独立权利要求的特征组合，并且来自各个独立权利要求的特征可以以任何适当的方式组合，而不仅仅是在权利要求中列举的特定组合。
在单独实施例的上下文中描述的特征也可以在单个实施例中组合提供。相反，为了简洁起见，在单个实施例的上下文中描述的各种特征也可以单独地或以任何合适的子组合提供。
术语“包括”不排除其它元件或步骤，术语“一”或“一个”不排除多个。权利要求中的附图标记不应被解释为限制权利要求的范围。

Claims (12)

1.一种半导体装置，包括：
具有高钳位电压的装置，以及
双向阈值开关装置。
2.根据权利要求1所述的半导体装置，其中，所述具有高钳位电压的装置和所述双向阈值开关装置串联连接。
3.根据前述权利要求中的任一权利要求所述的半导体装置，其中，所述具有高钳位电压的装置和所述双向阈值开关装置组合在封装件中。
4.根据前述权利要求中的任一权利要求所述的半导体装置，其中，所述双向阈值开关装置集成在所述具有高钳位电压的装置的金属堆叠件中。
5.根据前述权利要求中的任一权利要求所述的半导体装置，其中，所述半导体装置还包括第一外部引脚和第二外部引脚。
6.根据前述权利要求中的任一权利要求所述的半导体装置，其中，所述具有高钳位电压的装置包括：
具有高击穿电压的至少一个p-n结，
第一金属化层，以及
第二金属化层，
其中，所述双向阈值开关装置位于所述具有高钳位电压的装置的第一金属化层和第二金属化层之间。
7.根据前述权利要求中的任一权利要求所述的半导体装置，其中，所述具有高钳位电压的装置包括：
第一金属化层、第二金属化层、第三金属化层和第四金属化层，
其中，所述双向阈值开关装置包括第一双向阈值开关层和第二双向阈值开关层，
其中，所述第一金属化层位于第一p层的顶部上，所述第一双向阈值开关层位于所述第一金属化层的顶部上，并且所述第二金属化层位于所述第一双向阈值开关层的顶部上，使得所述第一双向阈值开关层夹在所述第一金属化层和所述第二金属化层之间，
其中，所述第三金属化层位于第二p层的顶部上，所述第二双向阈值开关层位于所述第三金属化层的顶部上，并且所述第四金属化层位于所述第二双向阈值开关层的顶部上，使得所述第二双向阈值开关层夹在所述第三金属化层和所述第四金属化层之间。
8.根据前述权利要求中的任一权利要求所述的半导体装置，其中，所述具有高钳位电压的装置包括：
两个p-n结：第一p-n结和第二p-n结，其中，所述第一p-n结由具有第一极性的第一层和具有第二极性的第二层实现，并且其中，所述第二p-n结由所述第二层和具有所述第一极性的第三层实现。
9.根据前述权利要求中的任一权利要求所述的半导体装置，其中，所述双向阈值开关装置被调谐，使得所述双向阈值开关装置的鲁棒性反映所述具有高钳位电压的装置的鲁棒性。
10.根据前述权利要求中的任一权利要求所述的半导体装置，其中，所述具有高钳位电压的装置内的高压钳位由双极结晶体管装置、金属氧化物半导体装置或具有足够高的钳位电压的任何其他适用的半导体结构实现。
11.根据前述权利要求中的任一权利要求所述的半导体装置，其中，所述具有高钳位电压的装置的高压钳位具有对称电特性。
12.一种制造如前述权利要求中的任一权利要求所述的半导体装置的方法。
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Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070038650A (ko) * 2005-10-06 2007-04-11 삼성전자주식회사 Ｏｓｔ를 이용한 ｅｓｄ 보호회로
US8350355B2 (en) * 2010-03-01 2013-01-08 Infineon Technologies Ag Electrostatic discharge devices
EP2789012B1 (en) * 2011-12-08 2020-02-05 Sofics BVBA A high holding voltage, mixed-voltage domain electrostatic discharge clamp
US10388561B2 (en) * 2016-07-19 2019-08-20 SK Hynix Inc. Semiconductor integrated circuit device having electrostatic discharge protection circuit
US10388646B1 (en) * 2018-06-04 2019-08-20 Sandisk Technologies Llc Electrostatic discharge protection devices including a field-induced switching element
US11387648B2 (en) * 2019-01-10 2022-07-12 Analog Devices International Unlimited Company Electrical overstress protection with low leakage current for high voltage tolerant high speed interfaces

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