JP3492666B2 - 半導体装置のｅｓｄ保護回路 - Google Patents

半導体装置のｅｓｄ保護回路

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Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、半導体装置の静電
放電（Electrostatic discharge：以下「ＥＳＤ」と略
称する）保護回路に係るもので、詳しくは、半導体装置
のＥＳＤ免疫性を向上し得る半導体装置のＥＳＤ保護回
路に関するものである。
【０００２】
【従来の技術】ＮＭＯＳトランジスタを有する従来の半
導体装置のＥＳＤ保護回路は、図３及び図４に示したよ
うに、第１のＮＭＯＳトランジスタＮ１のドレイン領域
は入出力パッド１０に接続され、ソース領域は接地電圧
端子Ｖｓｓに接続され、ゲート領域は、ＥＳＤ保護回路
として使用される場合には接地電圧端子Ｖｓｓに接続さ
れ、駆動トランジスタとして使用される場合にはプルダ
ウンインバータに接続される。
【０００３】また、前記第１のＮＭＯＳトランジスタＮ
１は、第１の寄生バイポーラトランジスタＢ１を包含し
ている。該第１の寄生バイポーラトランジスタＢ１は、
第１のＮＭＯＳトランジスタＮ１のドレイン領域及びソ
ース領域からそれぞれ形成されたコレクタ及びエミッタ
と、第１のＮＭＯＳトランジスタＮ１の基板から形成さ
れたベースと、を備えて構成され、前記ベースは接地電
圧端子Ｖｓｓに接続される。
【０００４】また、前記入出力パッド１０は抵抗Ｒを介
して内部回路１２に接続されている。また、前記抵抗Ｒ
の一方の端子と接地電圧端子Ｖｓｓとの間には、ゲート
領域とソース領域とが共通に接続され、第２の寄生バイ
ポーラトランジスタＢ２を包含する第２のＮＭＯＳトラ
ンジスタＮ２が接続されている。この時、前記抵抗Ｒは
第２のＮＭＯＳトランジスタＮ２に流れるＥＳＤ電流を
減少させる役割を行い、第２のＮＭＯＳトランジスタＮ
２は前記第１のＮＭＯＳトランジスタＮ１によって除去
されないＥＳＤストレスを除去する役割を行う。
【０００５】このように構成された従来の半導体装置の
ＥＳＤ保護回路においては、ＥＳＤストレスが入出力パ
ッド１０に印加されると、第１のＮＭＯＳトランジスタ
Ｎ１のドレイン領域に高い電圧がかかるため、ｎ+型の
ソース領域とｐ+型の基板との間の接合破壊によってホ
ール電流が基板に放出される。この時、前記ホール電流
により、前記ｎ+型のソース領域と前記ｐ+型の基板との
間の電位障壁である０．７Ｖを克服し得る電圧降下が生
じると、前記ソース領域の電子がドレイン領域に移動す
るようになり、第１の寄生バイポーラトランジスタＢ１
が動作される。この時の電圧をトリガーリング電圧とい
う。
【０００６】
【発明が解決しようとする課題】然るに、このように構
成された従来の半導体装置のＥＳＤ保護回路において
は、上記第１のＮＭＯＳトランジスタＮ１のトリガーリ
ング電圧は、現在のサブミクロン技術においては約７Ｖ
になるため、そのトリガーリング電圧が半導体装置のゲ
ート酸化膜の破壊電圧（５．５Ｖ）よりも高くなり、ゲ
ート酸化膜に損傷を与えるという問題点があった。
【０００７】本発明は、このような従来の問題に鑑みて
なされたもので、半導体装置のゲート酸化膜の損傷を防
止して、ＥＳＤ免疫性を増加し得る半導体装置のＥＳＤ
保護回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係る半導体装置のＥＳＤ保護回路は、
入出力パッドと接地電圧端子との間にて、ドレイン領域
は入出力パッドに接続され、ソース領域は接地電圧端子
に接続され、ゲート領域は接地電圧端子に接続され、第
１の寄生バイポー ラトランジスタを有する第１のＮＭＯ
Ｓトランジスタと、前記入出力パッドに接続される内部
回路への接続端部と接地電圧端子との間にて、ドレイン
領域が前記接続端部に接続され、ソース領域とゲート領
域とが共通に接地電圧端子に接続され、第２の寄生バイ
ポーラトランジスタを有する第２のＮＭＯＳトランジス
タと、を備えて成る半導体装置のＥＳＤ保護回路におい
て、前記入出力パッドと第１のＮＭＯＳトランジスタの
基板との間に、ｐ + 接合が入出力パッドに接続され、ｎ +
接合が第１のＮＭＯＳトランジスタの基板に接続された
ダイオードを備えて構成されることとする。
【０００９】そして、前記ダイオードの出力端子は、前
記寄生バイポーラトランジスタのベースに接続されるこ
ととする。また、前記ダイオードは、ＰＮダイオードで
あることとする。さらに、前記ダイオードの数は、１つ
以上であり、半導体装置の正常動作時に、前記ダイオー
ドを通って電流が流れないように設定されることとす
る。
【００１０】また、前記ダイオードは、入出力パッドと
第１のＮＭＯＳトランジスタの基板との間の電圧に対し
て順方向に直列接続されることとする。そして、１番目
のダイオードのｐ+接合及びｎ+接合は、それぞれ前記入
出力パッド及び２番目のダイオードのｐ+接合に接続さ
れ、最後のダイオードのｎ+接合は前記ＮＭＯＳトラン
ジスタの基板に接続されることとする。そして、前記基
板は、Ｐ型基板であり、接地電圧端子に接続されること
とする。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を用いて説明する。本発明に係る半導体装置のＥＳＤ
保護回路の実施形態は、図１及び図２に示したように、
従来と同様に第１のＮＭＯＳトランジスタＮ１を備えて
おり、該第１のＮＭＯＳトランジスタＮ１のドレイン領
域は入出力パッド１０に接続され、ソース領域は接地電
圧端子Ｖｓｓに接続され、ゲート領域は接地電圧端子Ｖ
ｓｓまたはプルダウンインバータに接続される。
【００１２】そして、前記入出力パッド１０と第１のＮ
ＭＯＳトランジスタＮ１の基板（バルク）との間に複数
のＰＮダイオードＤ１〜Ｄｎが直列接続される。それら
ＰＮダイオードＤ１〜Ｄｎ中、１番目のＰＮダイオード
Ｄ１のｐ+接合は入出力パッド１０に接続され、ｎ+接合
は隣のＰＮダイオードＤ２のｐ+接合に接続されて、２
番目のＰＮダイオードＤ２以降も同様にして順次接続さ
れ、最後のダイオードＤｎのｎ+接合はｐ+型の基板に接
続される。
【００１３】且つ、第１のＮＭＯＳトランジスタＮ１の
ｐ+型の基板（バルク）の電位がＰＮダイオードＤ１〜
Ｄｎの順方向の動作によって調節されるように、ＰＮダ
イオードＤ１〜Ｄｎは入出力パッド１０と接地電圧端子
Ｖｓｓとの間に順方向に直列接続され、最後のＰＮダイ
オードＤｎの出力端子は第１の寄生バイポーラトランジ
スタＢ１のベースに接続される。
【００１４】尚、前記直列接続されたＰＮダイオードＤ
１〜Ｄｎは並列の構造に接続することもできる。また、
接続されるＰＮダイオードＤ１〜Ｄｎの数は、半導体装
置が正常に動作する時に、ＰＮダイオードＤ１〜Ｄｎを
通って電流が流れないように設定される。
【００１５】尚、図１中の符号Ｒｓｕｂ．は基板抵抗を
示したものである。また、内部回路１２、抵抗Ｒ及び第
２のＮＭＯＳトランジスタＮ２並びに第２の寄生バイポ
ーラトランジスタＢ２は従来と同様の構成である。この
ように構成された本発明に係る半導体装置のＥＳＤ保護
回路の実施形態の動作を説明すると、次のようである。
【００１６】先ず、ＥＳＤストレスが入出力パッド１０
に印加されると、第１のＮＭＯＳトランジスタＮ１のド
レイン領域及びＰＮダイオードＤ１〜Ｄｎには同時に高
い電圧がかかる。この時、１番目のＰＮダイオードＤ１
は順方向に接続されているため、電圧がＰＮ接合の内部
拡散電圧である約０．７Ｖ以上になると、上記ＰＮダイ
オードＤ１が動作する。さらに、複数のＰＮダイオード
Ｄ１〜Ｄｎが直列に接続されているため、ノードＡの電
圧は所定値（ＰＮダイオードの数×０．７Ｖ）だけ降下
して基板に印加される。
【００１７】例えば、５つのＰＮダイオードＤ１〜Ｄ５
が直列接続されている場合には、ノードＢにかかる電圧
はノードＡにかかる電圧から３．５Ｖを減算した値にな
る。従って、入出力パッド１０に３．５Ｖ以上の電圧が
かかると、全てのＰＮダイオードＤ１〜Ｄ５が動作して
基板の電位が高くなり、第１のＮＭＯＳトランジスタＮ
１のソース領域と基板との間の電圧降下（０．７Ｖ）が
容易になる。
【００１８】即ち、低い電圧でも第１の寄生バイポーラ
トランジスタＢ１のトリガーリングが起こり、該第１の
寄生バイポーラトランジスタＢ１が動作するので、半導
体装置のゲート酸化膜にかかる電圧が減少して、該ゲー
ト酸化膜に与える影響が減少されるようになる。このよ
うに、本発明は、第１のＮＭＯＳトランジスタＮ１の第
１の寄生バイポーラトランジスタＢ１を従来より低い電
圧で動作させてＥＳＤ電流を分流させるので、半導体装
置のゲート酸化膜に高い電圧が印加されてゲート酸化膜
が損傷されるのを防止でき、半導体装置のＥＳＤ免疫性
を向上させることができる。
【００１９】尚、本発明の上述の実施形態は、ただ一つ
の実施形態として特許請求の範囲を限定するものではな
く、本発明の技術的思想の範囲内で他の実施形態を実施
可能であることは通常の知識を備えた者にとって自明で
ある。
【００２０】
【発明の効果】以上説明したように、本発明に係る半導
体装置のＥＳＤ保護回路は、ＥＳＤストレスが印加され
た時、低い電圧でＥＳＤ保護回路が動作してＥＳＤ電流
を分流させることにより、半導体装置のゲート酸化膜に
高い電圧が印加されてゲート酸化膜が損傷されるのを防
止でき、半導体装置のＥＳＤ免疫性を増加することがで
きる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置のＥＳＤ保護回路の実
施形態を示した回路図である。
【図２】本発明に係る半導体装置のＥＳＤ保護回路の実
施形態を示した構成図である。
【図３】従来の半導体装置のＥＤＳ保護回路を示した回
路図である。
【図４】従来の半導体装置のＥＳＤ保護回路を示した構
成図である。
【符号の説明】
１０：入出力パッド １２：内部回路Ｎ１：第１のＮＭＯＳトランジスタ Ｎ２：第２のＮＭＯＳトランジスタ Ｂ１：第１の寄生バイポーラトランジスタ Ｂ２：第２の寄生バイポーラトランジスタ Ｖｓｓ：接地電圧端子 Ｄ１〜Ｄｎ：ＰＮダイオード
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開2002−43533（ＪＰ，Ａ) 特開 平11−135723（ＪＰ，Ａ) 特開 平８−316421（ＪＰ，Ａ) 特開 平７−22928（ＪＰ，Ａ) 特開 平４−74464（ＪＰ，Ａ) 特開 平２−244752（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 27/04 H01L 27/06 H01L 27/08

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 入出力パッドと接地電圧端子との間に
    て、ドレイン領域は入出力パッドに接続され、ソース領
    域は接地電圧端子に接続され、ゲート領域は接地電圧端
    子に接続され、第１の寄生バイポーラトランジスタを有
    する第１のＮＭＯＳトランジスタと、前記入出力パッドに接続される内部回路への接続端部と
    接地電圧端子との間にて、ドレイン領域が前記接続端部
    に接続され、ソース領域とゲート領域とが共通に接地電
    圧端子に接続され、第２の寄生バイポーラトランジスタ
    を有する第２のＮＭＯＳトランジスタと、を備えて成る
    半導体装置のＥＳＤ保護回路において、 前記入出力パッドと第１のＮＭＯＳトランジスタの基板
    との間に、ｐ + 接合が入出力パッドに接続され、ｎ + 接合
    が第１のＮＭＯＳトランジスタの基板に接続されたダイ
    オードを備えた ことを特徴とする半導体装置のＥＳＤ保
    護回路。
  2. 【請求項２】 前記ダイオードの出力端子は、前記寄生
    バイポーラトランジスタのベースに接続されることを特
    徴とする請求項１記載の半導体装置のＥＳＤ保護回路。
  3. 【請求項３】 前記ダイオードは、ＰＮダイオードであ
    ることを特徴とする請求項１又は２記載の半導体装置の
    ＥＳＤ保護回路。
  4. 【請求項４】 前記ダイオードの数は、１つ以上である
    ことを特徴とする請求項１〜３のいずれか１項に記載の
    半導体装置のＥＳＤ保護回路。
  5. 【請求項５】 前記ダイオードの数は、半導体装置の正
    常動作時に、前記ダイオードを通って電流が流れないよ
    うに設定されることを特徴とする請求項４記載の半導体
    装置のＥＳＤ保護回路。
  6. 【請求項６】 前記ダイオードは、入出力パッドと第１
    のＮＭＯＳトランジスタの基板との間の電圧に対して順
    方向に直列接続されることを特徴とする請求項４又は５
    記載の半導体装置のＥＳＤ保護回路。
  7. 【請求項７】 １番目のダイオードのｐ+接合及びｎ+接
    合は、それぞれ前記入出力パッド及び２番目のダイオー
    ドのｐ+接合に接続され、最後のダイオードのｎ+接合は
    前記ＮＭＯＳトランジスタの基板に接続されることを特
    徴とする請求項４〜６のいずれか１項に記載の半導体装
    置のＥＳＤ保護回路。
  8. 【請求項８】前記基板は、ｐ型基板であり、接地電圧端
    子に接続されることを特徴とする請求項１〜７のいずれ
    か１項に記載の半導体装置のＥＳＤ保護回路。
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