KR100445775B1 - 복수의 다이오드를 케스케이드 접속하여 이루어진 반도체장치 - Google Patents

복수의 다이오드를 케스케이드 접속하여 이루어진 반도체장치 Download PDF

Info

Publication number
KR100445775B1
KR100445775B1 KR10-2002-0002271A KR20020002271A KR100445775B1 KR 100445775 B1 KR100445775 B1 KR 100445775B1 KR 20020002271 A KR20020002271 A KR 20020002271A KR 100445775 B1 KR100445775 B1 KR 100445775B1
Authority
KR
South Korea
Prior art keywords
diodes
size
diffusion region
protection circuit
stages
Prior art date
Application number
KR10-2002-0002271A
Other languages
English (en)
Other versions
KR20020062162A (ko
Inventor
오쯔까노부아끼
야베도모아끼
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20020062162A publication Critical patent/KR20020062162A/ko
Application granted granted Critical
Publication of KR100445775B1 publication Critical patent/KR100445775B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0814—Diodes only

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 장치는 기준 전위로 바이어스되는 제1 도전형의 기판과, 상기 기판의 표면부에 형성되는 제2 도전형의 웰 영역과, 상기 웰 영역의 표면부에 형성되는 제1 도전형의 제1 확산 영역으로 이루어진 복수의 다이오드를 포함하고, 상기 복수의 다이오드는 2종류 이상의 크기를 가지며, 상호 케스케이드 접속되어 구성되어 있다.

Description

복수의 다이오드를 케스케이드 접속하여 이루어진 반도체 장치{SEMICONDUCTOR DEVICE CONFIGURED BY CASCADING A PLURALITY OF DIODES}
본 발명은 복수의 다이오드(diode)를 케스케이드(cascade) 접속하여 이루어진 반도체 장치에 관한 것이다. 더욱 자세하게는, 반도체 소자의 ESD(Electro Static Discharge) 보호 회로에 관한 것이다.
종래, CMOS(Complementary Metal Oxide Semiconductor) 프로세스(process)에 의해 제조되는 반도체 장치에서, 정전 파괴 보호 회로(이하, ESD 보호 회로)는, 통상, 반도체 소자와 입출력 핀(pin) 사이에 설치된다. ESD 보호 회로는 일반적으로 복수의 다이오드를 케스케이드 접속하여 이루어진다.
도 4a와 도 4b는 ESD 보호 회로의 종래예를 나타내는 것이다. 또, 도 4a는 상기 ESD 보호 회로의 레이아웃(layout)을 나타내는 평면도이다. 도 4b는 상기 ESD 보호 회로의 구성을 나타내는 단면도이다. 또한, ESD 보호 회로의 일례로서, 여기서는 3개의 다이오드(101a, 101b, 101c)로 이루어진 경우를 나타낸다.
즉, 종래의 ESD 보호 회로에서, 3개의 다이오드(101a, 101b, 101c)는 대략 동일한 크기로 되어 있다. 또한, 각 다이오드(101a, 101b, 101c)는 동일 방향으로 레이아웃되어 있다. 이러한 구성에 있어서, 상기 다이오드(101a, 101b, 101c)는 표준 CMOS 프로세스에 의해 형성된다. 예를 들면, P형 반도체 기판(103)의 표면부에 3개의 N형 웰(well) 영역(105)이 거의 동일한 크기로 설치되어 있다. 그리고, N형 웰 영역(105)의 표면부에, 각각, N+형의 확산 영역(107a) 및 P+형의 확산 영역(107b)이 설치되어 있다. 이 구성에 있어서, 상기 다이오드(101a, 101b, 101c)는 각각 상기 P형 반도체 기판(103)을 포함해서 기생(parasitic) 바이폴라(bipolar) 구조로 된다.
또한, 각 다이오드(101a, 101b, 101c) 사이에서, 상기 N+형의 확산 영역(107a) 및 상기 P+형의 확산 영역(107b)은 컨택트(contact; 109)를 통해, 금속(metal) 배선(110)에 의해 접속되어 있다. 이에 따라, 3개의 다이오드(101a, 101b, 101c)는 상호 케스케이드 접속되어 있다. 종래는 이러한 구성이 일반적이었다.
도 5는 상기한 구성에서의 ESD 보호 회로의 등가 회로를 나타내는 것이다. 상기 ESD 보호 회로의 경우, 예를 들면, 상기 다이오드(101a)의 순방향으로 전류 IO가 흐르면, 베이스(base) 전류로서 후단의 다이오드(101b)에 전류 IO*1/(1+β)가 흐른다. 또한, 상기 베이스 전류 이외에, 콜렉터(collector) 전류(기판 전류)로서, 상기 P형 반도체 기판(103)에 흐르는 전류 IO*β/(1+β)가 있다.
즉, 도시하지 않은 입출력 핀에 정전 파괴 전압(ESD 전압)이 인가되면, 전류는 상기 다이오드(101a, 101b, 101c)를 순서대로 흐른다. 그 때, 상기 입출력 핀에 접속된 1단째의 다이오드(101a)에 흐르는 전류 IO의 일부는 기판 전류 IO*β/(1+β)로서 소실된다. 따라서, 2단째의 다이오드(101b)에는 그 기판 전류 IO*β/(1+β)만큼 감소된 전류(베이스 전류) IO*1/(1+β)가 유입되게 된다. 마찬가지로, 2단째, 3단째의 다이오드(101b, 101c)에서도 전류의 일부가 상기 P형 반도체 기판(103)에 흐른다. 그 때문에, 각 단의 다이오드(101b, 101c)를 흐르는 전류는 서서히 작아진다.
즉, 종래의 ESD 보호 회로에서는 모든 다이오드(101a, 101b, 101c)의 크기를 동일하게 하고 있다. 그 때문에, 각 다이오드(101a, 101b, 101c)는 동일한 전류 용량을 갖게 된다. 따라서, 전류가 서서히 작아짐에도 불구하고, 후단의 다이오드(101b, 101c)는 불필요한 전류 용량을 갖게 된다.
상기 ESD 보호 회로의 칩을 차지하는 면적이 칩 크기에 영향을 미치지 않는 경우에는 무방하다. 그러나, 반도체 장치는 소자의 스케일링(scaling)이 진행되어, 내부 회로를 포함하는 주변 회로의 면적은 해마다 축소화되고 있다. 이에 대하여, 충분한 전류 용량을 확보할 필요성 때문에 상기 ESD 보호 회로는 스케일링되지 않는다. 이에 따라, 상기 ESD 보호 회로의 칩을 차지하는 면적은 상대적으로 커진다. 그 결과로서, ESD 보호 회로의 면적이 칩 크기에 영향을 주는 문제가 발생한다. 이와 같이, 불필요한 전류 용량을 갖는 크기로 다이오드(101b, 101c)를 형성한다는 것은 면적의 손실로 연결된다.
또한, 예를 들어, 각 단의 다이오드(101a, 101b, 101c)의 크기가 동일하고, 또한, 각 단의 다이오드(101a, 101b, 101c)에 동일한 전류가 흐르도록 한다. 그경우, 각 다이오드(101a, 101b, 101c)에서의 순방향의 전압 강하(Vf)는 모두 동일하다. 그러나, 상술한 바와 같이, 각 단의 다이오드(101a, 101b, 101c)를 흐르는 전류는 모두 다르다. 그 때문에, 각 단의 다이오드(101a, 101b, 101c)에서의 전압 강하는 동일하지 않다. 따라서, 보호 능력으로서의 내압에 관해서는 전압 강하의 합계에 맞춘 내압 설계가 어려워진다.
상기한 바와 같이, 종래에는 CMOS 프로세스에 의해 제조되는 기생 바이폴라 구조에 의해 ESD 보호 회로를 구성할 수 있다. 그러나, 칩 크기를 차지하는 ESD 보호 회로의 레이아웃 면적을 삭감할 수 없으며, 또한, 내압 설계가 어렵다고 하는 문제가 있었다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 구성예를 나타내는 도면.
도 2는 도 1에서의 ESD(Electro Static Discharge) 보호 회로의 레이아웃 예를 나타내는 평면도.
도 3은 본 발명의 제2 실시예에 따른 ESD 보호 회로의 레이아웃 예를 나타내는 평면도.
도 4a와 도 4b는 종래 기술과 그 문제점을 설명하기 위해 도시한 ESD 보호 회로의 구성도.
도 5는 종래의 ESD 보호 회로의 등가 회로를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
11 : 입출력 핀
13 : 내부 회로
15, 15' : ESD 보호 회로
15a, 15b, 15c, 15a', 15b', 15c' : 다이오드
21, 103 : P형 반도체 기판
29 : 컨택트
31 : 금속 배선
본 발명의 제1 양상에 따르면, 반도체 장치는,
기준 전위로 바이어스(bias)되는 제1 도전형의 기판과, 상기 기판의 표면부에 형성되는 제2 도전형의 웰 영역과, 상기 웰 영역의 표면부에 형성되는 제1 도전형의 제1 확산 영역으로 이루어진 복수의 다이오드를 포함하고,
상기 복수의 다이오드는 2종류 이상의 크기를 갖고, 상호 케스케이드 접속되어 구성되어 있다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 구성예를 나타내는 도면이다. 또, 여기서는 일례로서 ESD 보호 회로를 3개의 다이오드로 구성하도록 한 경우에 대해 설명한다.
즉, 이 반도체 장치의 경우, ESD 보호 회로(15)는, 예를 들면, 칩 상에 각각 형성된 외부 신호의 입력 단자로서의 입출력 핀(또는, 입력 핀; 11)과 반도체 소자로서의 내부 회로(13)와의 사이에 설치되어 있다. 상기 ESD 보호 회로(15)는 표준 CMOS 프로세스에 의해 형성된다.
도 2는 상기 ESD 보호 회로(15)의 레이아웃 예를 나타낸다. 도 2에 있어서, P형 반도체 기판(제1 도전형의 기판; 21)은 기준 전위로 바이어스되어 있다. N형 웰 영역(제2 도전형의 웰 영역; 23a, 23b, 23c)은 상기 P형 반도체 기판(21)의 표면부에 각각 동일 방향으로 레이아웃되어 있다. N+형의 확산 영역(제2 도전형의 제2 확산 영역; 25a, 25b, 25c) 및 P+형의 확산 영역(제1 도전형의 제1 확산 영역; 26a, 26b, 26c)은 각각 각 N형 웰 영역(23a, 23b, 23c)의 표면부에 설치되어 있다. 이에 따라, 기생 바이폴라 구조의 다이오드(15a, 15b, 15c)가 형성되어 있다.
각 단의 다이오드(15a, 15b, 15c) 간은 컨택트(29)를 통해 금속 배선(31)으로 케스케이드 접속되어 있다. 그리고, ESD 보호 회로(15)의 일단(입출력 핀으로의 접속단측)은 상기 입출력 핀(11)에 접속되어 있다. 또한, 타단(기준 전위단측)은 기준 전위에 접속되어 있다.
여기서, 각 단의 다이오드(15a, 15b, 15c)는 각각 서로 다른 크기로 형성되어 있다. 본 실시예의 경우, 상기 P+형의 확산 영역(26a∼26c)을, 면적 또는 주변길이로 규정되는 3종류의 크기를 갖도록 형성한다. 이렇게 함으로써, 상기 입출력 핀(11)측으로부터 상기 기준 전위측을 향하여 서서히 작아지도록, 각 단의 다이오드(15a, 15b, 15c)를 설치할 수 있다(15a>15b>15c).
각 단에서의 다이오드(15a, 15b, 15c)의 크기의 비는 기생 바이폴라 효과에 의해, 에미터(emitter)에 유입된 전류에 대한 베이스로부터 흘러나오는 전류의 비와 대략 동일해지도록 설정되어 있다. 즉, P형 반도체 기판(21)으로 흐르는 콜렉터 전류(기판 전류)에 의해 소실되는 만큼을 뺀 입력 전류에 대한 출력 전류의 비와 대략 동일해지도록 설정되어 있다.
1단째의 다이오드(15a)의 P+형 확산 영역(26a)은 컨택트(29)를 통해, 금속 배선(31)에 의해 상기 입출력 핀(11)과 접속되어 있다. 1단째의 다이오드(15a)의 N+형 확산 영역(25a)은 컨택트(29)를 통해, 금속 배선(31)에 의해 2단째의 다이오드(15b)의 P+형 확산 영역(26b)과 접속되어 있다. 2단째의 다이오드(15b)의 N+형 확산 영역(25b)은 컨택트(29)를 통해, 금속 배선(31)에 의해 3단째의 다이오드(15c)의 P+형 확산 영역(26c)과 접속되어 있다. 3단째의 다이오드(15c)의 N+형 확산 영역(25c)은 컨택트(29)를 통해, 금속 배선(31)에 의해 상기 기준 전위와 접속되어 있다.
이와 같이, 본 발명의 제1 실시예에 따른 ESD 보호 회로(15)에서는 입출력핀(11)에 접속되는 측의 다이오드(15a)를, 다른 다이오드(15b, 15c)보다 큰 크기를 갖도록 형성한다. 또한, 그 크기와 흐르는 전류와의 상대비가 동일해지도록, 각 단의 다이오드(15a, 15b, 15c)를 형성한다. 이 결과, 각 단의 다이오드(15a, 15b, 15c)에서의 순방향의 전압 강하를 대략 동일하게 하는 것이 가능해진다. 물론, 먼저 진술한 전류의 비는 다이오드에 유입되는 전류에 의해 달라진다. 그 때문에, 전류의 비를 크기의 비와 일률적으로 동일하게 할 수 없다. 그래서, ESD 보호 회로(15)에 의해 보호해야 할 내부 회로(13)의 내압으로부터, 이 이상의 전압을 인가해서는 안되는 전압을 입출력 핀(11)에 인가한 경우를 상정한다. 그리고, 각 단의 다이오드(15a, 15b, 15c)에 흐르는 전류와 크기를 일치시키도록 한다. 이렇게 함으로써, 다이오드(15a, 15b, 15c)마다의 전압 강하를 대략 동일하게 할 수 있다. 따라서, 내압 설계를 다이오드의 단수에 비례하여 행하는 것이 가능해지고, ESD 보호 회로(15)의 내압 설계의 용이성이 증가된다.
또한, 2단째의 다이오드(15b)가 흘릴 수 있는 전류량은 1단째의 다이오드(15a)의 크기로 결정된다. 3단째의 다이오드(15c)가 흘릴 수 있는 전류량은 2단째의 다이오드(15b)의 크기로 결정된다. 즉, 2단째의 다이오드(15b)는 1단째의 다이오드(15a)로부터 흘러나오는 기판 전류가 감소된 만큼의 전류를 흘릴 수 있는 크기(전류 용량)면 된다. 마찬가지로, 3단째의 다이오드(15c)는 2단째의 다이오드(15b)로부터 흘러나오는 기판 전류가 감소된 만큼의 전류를 흘릴 수 있는 크기(전류 용량)면 된다. 따라서, 다이오드(15a, 15b, 15c)의 크기를 서서히 작게 함으로써 감소하는 다이오드(15b, 15c)의 전류 용량은, 각각, 기판 전류에 의해 보충되게 된다. 그 때문에, ESD 보호 회로(15)로서의 전류 용량은 종래의 경우와 거의 변하지 않는다.
게다가, 2단째 이후의 다이오드(15b, 15c)의 크기를 순서대로 작게 할 수 있다. 이에 따라 각 단의 다이오드(15a, 15b, 15c)를 맞춘 ESD 보호 회로(15)로서의 면적은 축소된다. 이 경우, 각 단의 다이오드(15a, 15b, 15c)에서의 기판 전류에 의해 감소되는 전류의 비율은 다음과 같이 된다. 다이오드의 입력 전류에 대한 출력 전류의 비율을 α, 1단째의 다이오드(15a)에서 필요한 크기를 W0으로 한다. 그렇게 하면, 2단째의 다이오드(15b)에서는 W0·α, 3단째의 다이오드(15c)에서는 W0·α2으로 된다. 예를 들면, 입력 전류에 대한 출력 전류의 비율 α를 0.5, 다이오드의 단수를 5단으로 한 경우, 종래는 다이오드로서 전체적으로 5·W0의 크기가 필요하였다. 이에 대하여, 본 실시예의 경우에는 1.938·W0으로 되어 절반 이하의 크기로 된다.
반도체 소자의 스케일링이 진행되어 ESD 보호 회로의 레이아웃 면적이 칩 크기에 영향을 미치는 경우, ESD 보호 회로(15)의 레이아웃 면적의 축소는 칩 크기의 소형화에 연결된다. 따라서, 비용의 삭감이 가능해진다.
(제2 실시예)
도 3은 본 발명의 제2 실시예에 따른 ESD 보호 회로의 레이아웃 예를 나타내는 도면이다. 또, 여기서는 일례로서 ESD 보호 회로를 3개의 다이오드로 구성하도록 한 경우에 대해 설명한다.
제2 실시예에 따른 ESD 보호 회로(15')는, 예를 들면, 표준 CMOS 프로세스에 의해 형성된다. 즉, P형 반도체 기판(제1 도전형의 기판; 21)은 기준 전위로 바이어스되어 있다. N형 웰 영역(제2 도전형의 웰 영역; 23a, 23b, 23c)은 상기 P형 반도체 기판(21)의 표면부에 각각 동일 방향으로 레이아웃되어 있다. N+형의 확산 영역(제2 도전형의 제2 확산 영역; 25a, 25b, 25c) 및 P+형의 확산 영역(제1 도전형의 제1 확산 영역; 26a, 26b, 26c)은, 각각, 상기 N형 웰 영역(23a, 23b, 23c)의 표면부에 설치되어 있다. 이에 따라, 기생 바이폴라 구조의 다이오드(15a', 15b', 15c')가 형성되어 있다.
각 단의 다이오드(15a', 15b', 15c')는 각각 서로 다른 크기로 형성되어 있다. 예를 들면, 각 단의 다이오드(15a', 15b', 15c')는 그 크기가 입출력 핀측으로부터 상기 기준 전위측을 향하여 서서히 작아진다(15a'>15b'>15c').
본 실시예의 경우, 임의의 크기의 면적 또는 주변 길이를 갖는 확산 영역(26c)으로 이루어진 다이오드(15c')를 하나의 단위로 한다. 그리고, 이 다이오드(15c')의 복수개분의 크기를 갖도록 다이오드(15a', 15b')를 형성한다. 이에 따라, 다이오드(15a', 15b')를 각각 원하는 크기로 형성할 수 있다. 즉, 필요로 하는 전류 용량에 따라, 각 단의 다이오드(15a', 15b', 15c')에서의 다이오드(15c')의 수를 다르게 한다. 예를 들면, 다이오드(15a')는 다이오드(15c')의 4개분의 크기를 갖도록 형성한다. 또한, 다이오드(15b')는, 예를 들면, 다이오드(15c')의 2개분의 크기를 갖도록 형성한다. 이렇게 함으로써,각 단에서 각각 크기가 서로 다른 다이오드(15a', 15b', 15c')가 형성된다. 또, 이 제2 실시예의 경우에도 각 단에서의 다이오드(15a', 15b', 15c')의 크기의 비는 기생 바이폴라 효과에 의해, P형 반도체 기판(21)으로 흐르는 콜렉터 전류(기판 전류)에 의해 소실되는 만큼을 뺀 입력 전류에 대한 출력 전류의 비와 대략 동일해지도록 설정되어 있다.
상술한 제1 실시예의 경우와 마찬가지로, ESD 보호 회로(15')의 일단(입출력 핀으로의 접속단측)은 외부 신호의 입력 단자로서의 입출력 핀에 접속되어 있다. 또한, 타단(기준 전위단측)은 기준 전위에 접속되어 있다. 각 단의 다이오드(15a', 15b', 15c') 간은 컨택트(29)를 통해, 금속 배선(31)에 의해 케스케이드 접속되어 있다. 예를 들면, 1단째의 다이오드(15a')의 P+형 확산 영역(26a)은 컨택트(29)를 통해, 금속 배선(31)에 의해 입출력 핀과 접속되어 있다. 1단째의 다이오드(15a')의 N+형 확산 영역(25a)은 컨택트(29)를 통해, 금속 배선(31)에 의해 2단째의 다이오드(15b')의 P+형 확산 영역(26b)과 접속되어 있다. 2단째의 다이오드(15b')의 N+형 확산 영역(25b)은 컨택트(29)를 통해, 금속 배선(31)에 의해 3단째의 다이오드(15c')의 P+형 확산 영역(26c)과 접속되어 있다. 3단째의 다이오드(15c')의 N+형 확산 영역(25c)은 컨택트(29)를 통해, 금속 배선(31)에 의해 상기 기준 전위와 접속되어 있다.
이러한 본 발명의 제2 실시예에 따른 구성에 의해서도, 상술한 제1 실시예에 나타낸 ESD 보호 회로(15)의 경우와 마찬가지의 효과를 기대할 수 있다. 즉, ESD 보호 회로(15')로서의 전류 용량을 변화시키지 않고, 각 단의 다이오드(15a', 15b', 15c')에서의 순방향의 전압 강하를 대략 동일하게 할 수 있다. 그 때문에, 내압 설계를 다이오드의 단수에 비례하여 행하는 것이 가능해지고, 내압 설계의 용이성이 증가된다.
또한, 각 단의 다이오드(15a', 15b', 15c')의 크기를 순서대로 작게 할 수 있다. 따라서, 반도체 소자의 스케일링이 진행되어 ESD 보호 회로의 레이아웃 면적이 칩 크기에 영향을 미치는 경우에도, ESD 보호 회로(15')의 레이아웃 면적의 축소에 의한 칩 크기의 소형화, 비용의 삭감이 가능하다.
상기한 바와 같이, 케스케이드 접속되는 복수의 다이오드의 각 단에서의 전압 강하를 대략 동일하게 할 수 있다. 또한, 전류 용량적으로 필요한 크기를 갖도록 각 단의 다이오드를 형성하도록 하고 있다. 즉, CMOS 프로세스에 의해 제조되는 반도체 장치에서, 복수의 다이오드를 케스케이드 접속하고, 순방향으로 전류를 방전함으로써, 내부 회로를 정전 파괴로부터 보호하기 위한 ESD 보호 회로를 구성하는 경우, 케스케이드 접속되는 복수의 다이오드의 크기를 다르게 한다. 이 경우, 입출력 핀으로의 접속단측으로부터 기준 전위단측을 향하여, 각 단의 다이오드의 크기가 순서대로 작아지도록 한다. 이에 따라, 각 단의 다이오드에서의 순방향의 전압 강하를 대략 동일하게 하는 것을 용이하게 할 수 있다. 그 결과, 내압 설계의 어려움을 개선할 수 있게 된다. 더구나, ESD 보호 회로로서의 전류 용량을손상시키지 않고, 레이아웃 면적의 축소가 가능해진다. 이 때문에, ESD 보호 회로의 레이아웃 면적이 칩 크기에 대하여 영향을 미치는 것을 저지할 수 있다.
또, 상술한 제1, 제2 각 실시예에서는 모두 ESD 보호 회로를 3개의 다이오드로 구성하도록 한 경우에 대해 설명하였지만, 이에 한하지 않고, 예를 들면 4개 이상의 다이오드를 이용하여 구성할 수도 있다.
또한, 각 단의 다이오드는 하나의 다이오드로 형성하는 경우에 한하지 않는다. 예를 들면, 복수의 다이오드를 병렬로 접속함으로써 형성하는 것도 가능하다.
또한, ESD 보호 회로는 하나의 입출력 핀(입력 핀을 포함함)에 하나씩 설치되는 것이어도 된다. 혹은, 복수의 입출력 핀에 대하여, 하나의 ESD 보호 회로가 설치되도록 하는 것도 가능하다.
당분야의 업자라면 부가적인 장점 및 변형들을 용이하게 고안할 수 있다. 따라서, 광의의 의미에서의 본 발명은 본 명세서에 제시되고 기술된 특정한 상세한 설명 및 대표 실시예에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위 및 그 등가물들에 의해 정의된 본원의 일반적인 발명적 개념의 정신 또는 범위를 벗어나지 않고도 다양한 변형들이 이루어질 수 있다.
본 발명에 따르면, 입출력 핀으로의 접속단측으로부터 기준 전위단측을 향하여, 각 단의 다이오드의 크기가 순서대로 작아지도록 한다. 이에 따라, 각 단의 다이오드에서의 순방향의 전압 강하를 대략 동일하게 하는 것을 용이하게 할 수 있어, 내압 설계의 어려움을 개선할 수 있으며, ESD 보호 회로로서의 전류 용량을 손상시키지 않고, 레이아웃 면적의 축소가 가능해진다.

Claims (29)

  1. 반도체 장치에 있어서,
    기준 전위로 바이어스되는 제1 도전형의 기판과, 상기 기판의 표면부에 형성되는 제2 도전형의 웰 영역과, 상기 웰 영역의 표면부에 형성되는 제1 도전형의 제1 확산 영역으로 이루어진 다이오드를 복수단 포함하고,
    상기 복수단의 다이오드는 2종류 이상의 크기를 갖고, 다이오드의 크기가 작아지면서 상호 캐스케이드 접속되어 이루어지는 반도체 장치.
  2. 제1항에 있어서,
    상기 복수단의 다이오드는 각각의 크기가 상이한 반도체 장치.
  3. 제1항에 있어서,
    상기 복수단의 다이오드의 각각의 크기는 상기 제1 확산 영역으로 규정되는 반도체 장치.
  4. 제3항에 있어서,
    상기 복수단의 다이오드의 각각의 크기는 상기 제1 확산 영역의 주변 길이로 규정되는 반도체 장치.
  5. 제3항에 있어서,
    상기 복수단의 다이오드의 각각의 크기는 상기 제1 확산 영역의 면적으로 규정되는 반도체 장치.
  6. 제1항에 있어서,
    상기 복수단의 다이오드는, 각각, 상기 웰 영역 내에 형성되는 제2 도전형의 제2 확산 영역을 더 포함하고,
    상기 복수단의 다이오드 간에, 상기 제1 확산 영역과 상기 제2 확산 영역이 상호 접속되어 이루어지는 반도체 장치.
  7. 제6항에 있어서,
    상기 복수단의 다이오드에 의해 정전 파괴 보호 회로가 구성되는 반도체 장치.
  8. 제7항에 있어서,
    상기 정전 파괴 보호 회로는 그 일단의 다이오드에서의 제1 확산 영역으로부터의 접속 단자가 외부 신호의 입력 단자에 접속되고,
    그 타단의 다이오드에서의 제2 확산 영역으로부터의 접속 단자가 기준 전위에 접속되어 이루어지는 반도체 장치.
  9. 제8항에 있어서,
    상기 입력 단자마다 상기 정전 파괴 보호 회로가 설치되는 반도체 장치.
  10. 제8항에 있어서,
    상기 복수단의 다이오드 중, 상기 정전 파괴 보호 회로의 상기 입력 단자에 가까운 측의 다이오드는 다른 다이오드보다 큰 크기를 갖는 반도체 장치.
  11. 제10항에 있어서,
    상기 복수단의 다이오드는 순방향의 전압 강하가 거의 동일한 반도체 장치.
  12. 제8항에 있어서,
    상기 복수단의 다이오드는 상기 입력 단자측으로부터 상기 기준 전위측을 향하여 크기가 작아지는 반도체 장치.
  13. 제12항에 있어서,
    상기 복수단의 다이오드는 순방향의 전압 강하가 거의 동일한 반도체 장치.
  14. 제8항에 있어서,
    상기 복수단의 다이오드는 각각 동일 크기의 복수의 다이오드로 형성되는 반도체 장치.
  15. 제14항에 있어서,
    상기 복수단의 다이오드는 임의의 크기의 다이오드를 단위로 하고, 이 단위 다이오드의 개수를 다르게 함으로써, 각각 원하는 크기를 갖도록 형성되는 반도체 장치.
  16. 제15항에 있어서,
    상기 복수단의 다이오드는 순방향의 전압 강하가 거의 동일한 반도체 장치.
  17. 제1항에 있어서,
    상기 복수단의 다이오드는 표준 CMOS(Complementary Metal Oxide Semiconductor) 프로세스에 의해 제조되는 반도체 장치.
  18. 반도체 장치에 있어서,
    입력 단자와 내부 회로 사이에 설치된 정전 파괴 보호 회로를 포함하되,
    상기 정전 파괴 보호 회로는 복수단의 다이오드를 상호 케스케이드 접속하여 이루어지고,
    상기 복수단의 다이오드는 2종류 이상의 크기를 갖고, 다이오드의 크기가 작아지면서 캐스케이드 접속되고,
    상기 복수단의 다이오드는 각각 기준 전위로 바이어스되는 제1 도전형의 기판과, 상기 기판의 표면부에 형성되는 제2 도전형의 웰 영역과, 상기 웰 영역 내에 형성되는 제1 도전형의 제1 확산 영역으로 이루어진 반도체 장치.
  19. 제18항에 있어서,
    상기 복수단의 다이오드의 각각의 크기는 상기 제1 확산 영역의 주변 길이로 규정되는 반도체 장치.
  20. 제18항에 있어서,
    상기 복수단의 다이오드의 각각의 크기는 상기 제1 확산 영역의 면적에 의해 규정되는 반도체 장치.
  21. 제18항에 있어서,
    상기 복수단의 다이오드는, 각각, 상기 웰 영역 내에 형성되는 제2 도전형의 제2 확산 영역을 더 포함하고,
    상기 복수단의 다이오드 간에, 상기 제1 확산 영역과 상기 제2 확산 영역이 상호 접속되어 이루어지는 반도체 장치.
  22. 제18항에 있어서,
    상기 복수단의 다이오드 중,
    상기 정전 파괴 보호 회로의 상기 입력 단자에 가까운 측의 다이오드는 다른 다이오드보다 큰 크기를 갖는 반도체 장치.
  23. 제22항에 있어서,
    상기 복수단의 다이오드는 순방향의 전압 강하가 거의 동일한 반도체 장치.
  24. 제18항에 있어서,
    상기 복수단의 다이오드는 상기 입력 단자측으로부터 상기 기준 전위측을 향하여 크기가 작아지는 반도체 장치.
  25. 제24항에 있어서,
    상기 복수단의 다이오드는 순방향의 전압 강하가 거의 동일한 반도체 장치.
  26. 제18항에 있어서,
    상기 복수단의 다이오드는 각각 동일 크기의 복수의 다이오드로 형성되는 반도체 장치.
  27. 제26항에 있어서,
    상기 복수단의 다이오드는 임의의 크기의 다이오드를 단위로 하고, 이 단위 다이오드의 개수를 다르게 함으로써, 각각 원하는 크기를 갖도록 형성되는 반도체 장치.
  28. 제27항에 있어서,
    상기 복수단의 다이오드는 순방향의 전압 강하가 거의 동일한 반도체 장치.
  29. 제18항에 있어서,
    상기 복수단의 다이오드는 표준 CMOS(Complementary Metal Oxide Semiconductor) 프로세스에 의해 제조되는 반도체 장치.
KR10-2002-0002271A 2001-01-18 2002-01-15 복수의 다이오드를 케스케이드 접속하여 이루어진 반도체장치 KR100445775B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001010243A JP4025023B2 (ja) 2001-01-18 2001-01-18 半導体装置
JPJP-P-2001-00010243 2001-01-18

Publications (2)

Publication Number Publication Date
KR20020062162A KR20020062162A (ko) 2002-07-25
KR100445775B1 true KR100445775B1 (ko) 2004-08-25

Family

ID=18877589

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0002271A KR100445775B1 (ko) 2001-01-18 2002-01-15 복수의 다이오드를 케스케이드 접속하여 이루어진 반도체장치

Country Status (5)

Country Link
US (1) US6693305B2 (ko)
JP (1) JP4025023B2 (ko)
KR (1) KR100445775B1 (ko)
CN (1) CN1196194C (ko)
TW (1) TW508792B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4458814B2 (ja) * 2003-11-05 2010-04-28 三洋電機株式会社 静電破壊保護装置
JP6176817B2 (ja) 2011-10-17 2017-08-09 ローム株式会社 チップダイオードおよびダイオードパッケージ
US9379098B2 (en) * 2012-07-31 2016-06-28 Silicon Laboratories Inc. Electrostatic discharge protection circuit including a distributed diode string
CN103441126B (zh) * 2013-09-11 2016-05-18 陈茂奎 一种静电释放保护装置
WO2016047217A1 (ja) 2014-09-22 2016-03-31 株式会社村田製作所 半導体装置
JP6466220B2 (ja) * 2015-03-24 2019-02-06 ラピスセミコンダクタ株式会社 半導体素子、半導体装置および半導体素子のレイアウト方法
CN106783844B (zh) * 2017-01-25 2023-09-01 杭州士兰集成电路有限公司 单向低电容tvs器件及其制造方法
CN107357062B (zh) 2017-07-21 2020-07-28 惠科股份有限公司 显示面板的驱动装置
EP4068357A1 (en) * 2021-03-29 2022-10-05 Nexperia B.V. Semiconductor device and esd protection device comprising the same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61206269A (ja) * 1985-03-11 1986-09-12 Nec Corp 半導体装置
JPS62115764A (ja) * 1985-11-15 1987-05-27 Hitachi Vlsi Eng Corp 半導体集積回路装置
JPH0629154U (ja) * 1992-09-10 1994-04-15 横河電機株式会社 半導体集積回路
US5597758A (en) * 1994-08-01 1997-01-28 Motorola, Inc. Method for forming an electrostatic discharge protection device
US5637900A (en) * 1995-04-06 1997-06-10 Industrial Technology Research Institute Latchup-free fully-protected CMOS on-chip ESD protection circuit
JPH1168037A (ja) * 1997-08-08 1999-03-09 Rohm Co Ltd 半導体集積回路装置
US5923079A (en) * 1996-11-29 1999-07-13 Nec Corporation Single-chip system having electrostatic discharge (ESD) protective circuitry including a single bipolar transistor portion
KR20000000099U (ko) * 1998-06-02 2000-01-15 김영환 반도체 소자의 정전기 보호 장치

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4037140A (en) * 1976-04-14 1977-07-19 Rca Corporation Protection circuit for insulated-gate field-effect transistors (IGFETS)
JPS6124251A (ja) * 1984-07-13 1986-02-01 Toshiba Corp 半導体装置
JPS61225908A (ja) * 1985-03-30 1986-10-07 Toshiba Corp 電流源回路
JPH0763096B2 (ja) * 1986-01-08 1995-07-05 株式会社東芝 半導体装置
JPH04303959A (ja) * 1991-04-01 1992-10-27 Nec Corp 静電保護回路
JPH04324674A (ja) 1991-04-25 1992-11-13 Fujitsu Ltd Ｃｍｏｓｉｃの保護回路
FR2770341B1 (fr) * 1997-10-24 2000-01-14 Sgs Thomson Microelectronics Dispositif de protection contre des decharges electrostatiques a faible niveau de seuil
JPH07106555A (ja) * 1993-10-01 1995-04-21 Mitsubishi Electric Corp 入力保護回路
JP3101481B2 (ja) * 1994-01-28 2000-10-23 三洋電機株式会社 半導体装置
DE69410436T2 (de) * 1994-03-29 1998-09-17 St Microelectronics Srl Stromteiler und Rampengenerator mit relativ langer Zeitkonstante mit einem solchen Stromteiler
US5550699A (en) * 1994-08-15 1996-08-27 Hewlett-Packard Co. Hot plug tolerant ESD protection for an IC
EP0740344B1 (en) * 1995-04-24 2002-07-24 Conexant Systems, Inc. Method and apparatus for coupling multiple independent on-chip Vdd busses to an ESD core clamp
JP3713759B2 (ja) * 1995-08-24 2005-11-09 ソニー株式会社 Ｐｎダイオード構造の製造方法
US5714900A (en) * 1996-04-12 1998-02-03 Hewlett-Packard Company Electrical overstress protection device
JP3911566B2 (ja) * 1998-01-27 2007-05-09 富士電機デバイステクノロジー株式会社 Ｍｏｓ型半導体装置
KR100267107B1 (ko) * 1998-09-16 2000-10-02 윤종용 반도체 소자 및 그 제조방법
US6977420B2 (en) * 1998-09-30 2005-12-20 National Semiconductor Corporation ESD protection circuit utilizing floating lateral clamp diodes
US6157530A (en) * 1999-01-04 2000-12-05 International Business Machines Corporation Method and apparatus for providing ESD protection
JP3420967B2 (ja) * 1999-03-17 2003-06-30 株式会社 沖マイクロデザイン 半導体集積回路
JP2001103731A (ja) * 1999-09-30 2001-04-13 Toshiba Corp 電力用の保護回路
US6430016B1 (en) * 2000-02-11 2002-08-06 Micron Technology, Inc. Setpoint silicon controlled rectifier (SCR) electrostatic discharge (ESD) core clamp
DE10022367C2 (de) * 2000-05-08 2002-05-08 Micronas Gmbh ESD-Schutzstruktur und Verfahren zur Herstellung
JP2002050640A (ja) * 2000-05-22 2002-02-15 Sony Corp 電界効果トランジスタの保護回路及び半導体装置
US6406948B1 (en) * 2000-07-13 2002-06-18 Chartered Semiconductor Manufacturing Ltd. Method for forming an ESD protection network for SOI technology with the ESD device formed in an underlying silicon substrate
US6537868B1 (en) * 2001-11-16 2003-03-25 Taiwan Semiconductor Manufacturing Company Method for forming novel low leakage current cascaded diode structure

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61206269A (ja) * 1985-03-11 1986-09-12 Nec Corp 半導体装置
JPS62115764A (ja) * 1985-11-15 1987-05-27 Hitachi Vlsi Eng Corp 半導体集積回路装置
JPH0629154U (ja) * 1992-09-10 1994-04-15 横河電機株式会社 半導体集積回路
US5597758A (en) * 1994-08-01 1997-01-28 Motorola, Inc. Method for forming an electrostatic discharge protection device
US5637900A (en) * 1995-04-06 1997-06-10 Industrial Technology Research Institute Latchup-free fully-protected CMOS on-chip ESD protection circuit
US5923079A (en) * 1996-11-29 1999-07-13 Nec Corporation Single-chip system having electrostatic discharge (ESD) protective circuitry including a single bipolar transistor portion
JPH1168037A (ja) * 1997-08-08 1999-03-09 Rohm Co Ltd 半導体集積回路装置
KR20000000099U (ko) * 1998-06-02 2000-01-15 김영환 반도체 소자의 정전기 보호 장치

Also Published As

Publication number Publication date
JP4025023B2 (ja) 2007-12-19
KR20020062162A (ko) 2002-07-25
CN1366339A (zh) 2002-08-28
CN1196194C (zh) 2005-04-06
JP2002217374A (ja) 2002-08-02
TW508792B (en) 2002-11-01
US20020093022A1 (en) 2002-07-18
US6693305B2 (en) 2004-02-17

Similar Documents

Publication Publication Date Title
US7427787B2 (en) Guardringed SCR ESD protection
US7622775B2 (en) System for ESD protection with extra headroom in relatively low supply voltage integrated circuits
US5804861A (en) Electrostatic discharge protection in integrated circuits, systems and methods
KR100678781B1 (ko) 회로 보호 장치, 2단자 장치 및 보호된 회로 장치
US5675469A (en) Integrated circuit with electrostatic discharge (ESD) protection and ESD protection circuit
KR100445775B1 (ko) 복수의 다이오드를 케스케이드 접속하여 이루어진 반도체장치
US6552594B2 (en) Output buffer with improved ESD protection
US20020163768A1 (en) Electrostatic discharge protection circuit using diodes
US6275367B1 (en) Semiconductor circuit device with high electrostatic breakdown endurance
US5998245A (en) Method for making seal-ring structure with ESD protection device
US20020135046A1 (en) Bipolar junction transistor with high ESD robustness and low load-capacitance
KR100214566B1 (ko) 입력 보호회로
US6891206B2 (en) Lateral thyristor structure for protection against electrostatic discharge
JP2006210926A (ja) Ｅｓｄ保護回路を備える半導体素子
US6509585B2 (en) Electrostatic discharge protective device incorporating silicon controlled rectifier devices
US20230010487A1 (en) Electrostatic discharge protection circuit and chip
KR100189993B1 (ko) 정전기 보호 방법 및 이에 적합한 정전기 보호 장치
US7049698B1 (en) Semiconductor integrated circuit having transistor with reduced resistance
CN116387305A (zh) 半导体装置和制造半导体装置的方法
CN116504778A (zh) 一种高压esd静电版图结构
EP0620598B1 (en) Input/output protective circuit
JP2023023342A (ja) 半導体装置
KR19980024771A (ko) 반도체 집적 회로
KR19980028916A (ko) 정전기 보호 소자
JPH05145088A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110720

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20120724

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee