KR19980024771A - 반도체 집적 회로 - Google Patents
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Abstract
과제
MOS 전계효과 트랜지스터의 게이트 산화막 보호를 접지점(또는 전원)에 대하여 하나의 저항으로 행하고, 반도체 집적회로의 칩 면적의 축소가 가능한 반도체 집적회로를 제공한다.
해결수단
회로(A1 내지 An) 및 회로(B1 내지 Bm)의 각 회로가 독자적으로 내부에서 사용되는 MOS 전계효과 트랜지스터의 게이트의 산화막 보호의 저항을 갖지 않고, 도 1에 도시된 바와 같이, 각 MOS 전계효과 트랜지스터의 게이트를 공통으로 접속하여, 이 접속점과 전원에, 또는, 접속점과 접지점에 저항을 통해 접속하고 있다. 이때문에, 예를 들어, 회로(A1 내지 An)가 증가하여도 저항(1 및 2)은, 한개씩으로 종료하게 된다.
Description
본 발명은 반도체 집적회로에 관한 것으로서, 특히 MOS 전계효과 트랜지스터의 정전파괴에 대한 게이트 보호에 관한 것이다.
종래의 반도체 집적회로에 있어서, 클램프용 MOS(Metal oxide Semiconductor) 전기분해 효과 트랜지스터의 게이트 전압을 전원(또는 접지점) 레벨로 하는 경우, 직접, 전원(또는 접지점:GND)에 접속시키면, 정전기 및 노이즈에 의해 직접, MOS 전기분해 효과 트랜지스터(이하, MOS 트랜지스터로 한다)의 게이트에 전압이 인가되어, 게이트 산화막의 절연파괴를 일으킬 수 있다. 게이트 산화막의 절연파괴를 방지하기 위해서, 도 4 내지 도 7에 나타나는 확산 프로세스에 의해서 불순물을 반도체 기판에 확산시켜 작성한 확산층 저항이나, 도 8 및 도 9에 도시된 폴리실리콘 저항을 접속하여, 그 저항을 통해 클램프용 MOS 전기분해 효과 트랜지스터의 게이트 전극을 전원(또는 접지점)에 접속하고 있다. 그리고, 접속한 저항과 게이트가 가지는 캐패시턴스 성분으로 적분회로를 구성하여, 게이트에 공급되는 급속한 전압변화를 완화하여, 게이트 산화막의 파괴를 방지하고 있다.
다음에, 반도체 집적회로의 MOS 전계효과 트랜지스터의 회로 접속의 종래예를 설명한다. 도 12는, 종래의 집적회로의 구성을 나타내고 있다. 회로(D1 내지 Dn;1 내지 n은 자연수를 나타낸다)는 각각 회로를 나타내고 있고, MOS 전계효과 트랜지스터를 포함하고 있다. 회로(E1 내지 Em:1 내지 m은 자연수를 나타낸다)는 각각 회로를 나타내고 있고, MOS 전계효과 트랜지스터를 포함하고 있다.
다음에, 도 13을 참조하여, 회로(D1 내지 Dn)의 상세를 설명한다. 이 도면에 있어서, T1은 p채널형의 MOS 전계효과 트랜지스터이고, 게이트가 저항(71)을 통해 접지되어 있고, 항상 온 상태로 되어 있다. T2는 n채널형의 MOS 전계효과 트랜지스터이고, 게이트가 저항(72)을 통해 전원 단자(Vcc)에 접속되어 있고, 항상 온 상태로 되어 있다.
T3은 p채널형의 MOS 전계효과 트랜지스터이고, 게이트가 단자(C1)와 접속되어 있다. T4는 n채널형의 MOS 전계효과 트랜지스터이고, 게이트가 단자(C1)와 접속되어 있고, MOS 전계효과 트랜지스터(T3)의 게이트와 항상 동일한 전위로 된다. T5는 p채널형의 MOS 전계효과 트랜지스터이고, 게이트가 단자(C3)와 접속되어 있다. T6은 p채널형의 MOS 전계효과 트랜지스터이고, 게이트가 단자(C3)와 접속되어 있고, MOS 전계효과 트랜지스터(T5)의 게이트와 항상 동일한 전위로 된다.
T8은 n채널형의 MOS 전계효과 트랜지스터이고, 게이트가 인버터(3)의 출력단자와 접속되고, 드레인이 MOS 전계효과 트랜지스터(T4)의 드레인과 접속되고, 소스가 전계 효과 트랜지스터(T9)의 드레인과 접속되어 있다. 인버터(3)는 출력단자에 단자(C2)가 접속되어 있다. T9는 n채널형의 MOS 전계효과 트랜지스터이고, 게이트가 단자(C3)에 접속되어 있고, MOS 전계효과 트랜지스터(T6)의 게이트와 항상 동일한 전위로 된다.
다음에, 도 13을 참조하여, 상술한 회로의 동작을 설명한다. MOS 전계효과 트랜지스터(T1)는 게이트가 접지점(GND)에 저항(71)을 통해 접지되어 있기 때문에, 상시 온이므로 회로동작에는 영향을 주지 않는다. 마찬가지로, MOS 전계효과 트랜지스터(T2)는 게이트가 전원 단자(Vcc)에 저항(72)을 통해 접속되어 있기 때문에, 상시 온이므로 회로동작에는 영향을 주지 않는다.
우선, 단자(C1)에 입력되는 신호가 1'인 경우, MOS 전계효과 트랜지스터(T3)가 오프하여, MOS 전계효과 트랜지스터(T4)가 온하기 때문에, 단자(C2) 및 단자(C3)에 입력되는 신호에 관계없이, 단자(C4)로부터 출력되는 신호는, '0'이 된다. 마찬가지로, 단자(C3)에 입력되는 신호가, 1'인 경우, MOS 전계효과 트랜지스터(T5)가 오프하여, MOS 전계효과 트랜지스터(T)가 온하고, 또한, MOS 전계효과 트랜지스터과 트랜지스터(T2)가 상시 온이기 때문에, 단자(C1) 및 단자(C2)에 입력되는 신호에 관계없이, 단자(C4)로부터 출력되는 신호는 '0'이 된다.
다음에, 단자(C1) 및 단자(C3)에 입력되는 신호가 '0'인 경우, MOS 전계효과 트랜지스터(T1)가 상시 온이고, MOS 전계효과 트랜지스터(T3 및 T5)가 온하여, MOS 전계효과 트랜지스터(T4 및 T6)가 오프하기 때문에, 단자(C4)로부터 출력되는 신호는, '1'이 된다. 즉, 회로(C1로부터 Cn)는, 2입력 OR 회로이다.
또한, 단자(C2)로부터의 입력 신호가, 1'인 경우, 인버터(3)의 출력신호가 '0'이 되고, MOS 전계효과 트랜지스터(T8)가 오프가 되기 때문에, MOS 전계효과 트랜지스터(T9)의 온 및 오프의 동작은, 회로동작에 영향을 주지 않는다. 또한, 단자(C2)로부터의 입력신호가 '0'인 경우, 단자(C3)에 입력하는 신호가 '1'일때, MOS 전계효과 트랜지스터(T6 및 T9)가 동시에 온하기 때문에, MOS 전계효과 트랜지스터(T6)만으로 비교하여 전류가 많이 흐르게 된다. 즉, 단자(C2)로부터의 입력신호가 '0'이면, 이 OR 회로가, 단자(C3)로부터의 입력신호의 전압에 의해 온 및 오프하는 한계치 전압, 결국, 논리 한계치 전압이 낮아진다.
다음에, 도 12에 있어서의 회로(E1 내지 Em)의 상세를 도 14를 참조하여 설명한다. 이 도면에 있어서, C5는 입력단자이다. Vcc는 전원 단자이고, 회로에 동작전류를 공급한다. 4는 인버터이고, 디지탈 신호의 레벨을 반전한다. 5는 이크스클시푸노아이고, 입력디지탈 신호의 일치 연산을 행한다. 6은 인버터이고, 디지탈 신호의 레벨을 반전한다. C6은 출력단자이다. 52는 저항이고, 인버터(4)의 입력단자와 전원 단자(Vcc)와의 사이에 끼워 삽입되어 있고, 인버터(4)를 구성하고 있는 MOS 전계효과 트랜지스터의 게이트를 정전파괴로부터 보호하고 있다.
이 회로의 동작을 간단히 설명한다. 인버터(4)는 입력단자가 저항(52)을 통해, 전원 단자(Vcc)에 접속되어 있기 때문에, 인버터(4)의 출력신호는 반드시 'L'레벨이 된다. 이크스클시푸노아(75)의 한쪽의 입력단자는 상기 인버터(4)의 출력단자와 접속되어 있기 때문에, 반드시 'L'레벨의 신호가 입력되어 있다. 그 때문에, 이크스클시푸노아(5)의 다른쪽의 입력단자에 입력하는 신호에 의해서 출력신호가 결정된다.
이크스클시푸노아(5)의 단자(C5)와 접속되어 있는 단자(C5)로부터 입력하는 신호가, 'L'이면, 이크스클시푸노아(5)의 출력신호는 'H'가 된다. 또한, 단자(C5)로부터 입력하는 신호가 'H'이면, 이크스클시푸노아(5)의 출력신호는 'L'이 된다. 또한, 이크스클시푸노아(5)의 출력단자가 인버터(6)의 입력단자에 접속되어 있기 때문에, 단자(C6)로부터 출력되는 신호는 단자(C5)에 'L'이 입력하면, 'L'이 되고, 단자(C5)에 'H'가 입력하면, 'H'가 된다. 즉, 도 4의 회로(E1 내지 Em)는 버퍼회로로 되어 있다.
상술한 바와 같이, 도 12에 나타나고 있는 각 회로에는 MOS 트랜지스터의 게이트에 게이트 파괴보호를 위한 저항이 포함되어 있다. 즉, 회로(D1 내지 Dn)는, 각각 2개의 저항(51 및 52)이 포함되어 있기 때문에, 전체로 2n개의 저항이 된다. 또한, 회로(E1 내지 Em)는, 각각 1개의 저항(52)이 포함되어 있기 때문에, 전체로 m개의 저항이 된다.
그런데, 종래의 MOS 전계효과 트랜지스터의 게이트 산화막보호를 위한 저항을 예를 들면, 1kΩ으로서 작성하기 위해서 필요한 면적은 확산저항인 경우가 2070μm2으로, 다결정 실리콘 저항인 경우가, 870μm2이 된다. 금후, 반도체 집적회로의 회로규모가 크게 됨에 따라서, MOS 전계효과 트랜지스터의 사용량도 증가하여, 이 트랜지스터의 게이트 산화막 보호의 저항도 동시에 증가하기 때문에, 저항을 배치하기 위한 큰 영역이 필요하게 되고, 칩 면적이 증가하는 문제가 있다.
본 발명은 이러한 배경하에 이루어진 것으로, MOS 전계효과 트랜지스터의 게이트 산화막 보호에 있어서, 반도체 집적회로의 칩 면적의 축소가 가능한 반도체 집적회로를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 1실시형태에 의한 반도체 집적회로의 구성을 나타내는 블록도.
도 2는 도 1에 있어서의 1실시형태에 있어서의 회로(A1 내지 AN)까지의 상세한 회로도.
도 3은 도 1에 있어서의 1실시형태에 있어서의 회로(B1 내지 Bm)까지의 상세한 회로도.
도 4a 및 도 4b는 반도체 집적회로로로 사용되는 확산저항의 단면도.
도 5a 및 도 5b는 반도체 집적회로로로 사용되는 확산저항의 단면도.
도 6a 및 도 6b는 반도체 집적회로로로 사용되는 확산저항의 단면도.
도 7a 및 도 7b는 반도체 집적회로로로 사용되는 확산저항의 단면도.
도 8은 도 4 내지 도 5에서 도시하고 있는 확산저항의 마스크패턴도.
도 9a 및 도 9b는 반도체 집적회로로 사용되는 다결정 실리콘 저항의 단면도.
도 10a 및 도 10b는 반도체 집적회로로 사용되는 다결정 실리콘 저항의 단면도.
도 11은 반도체 집적회로로 사용되는 다결정 실리콘 저항의 단면도.
도 12는 종래의 반도체 집적회로의 구성을 나타내는 블록도.
도 13은 도 12에 있어서의 회로(D1 내지 Dn)까지의 상세한 회로도.
도 14는 도 12에 있어서의 회로(E1 내지 Em)까지의 상세한 회로도.
*도면의 주요 부분에 대한 부호의 설명*
1,2:저항 3:인버터
4:인버터 5:이크스클시푸노아
6:인버터 10:P형 반도체 기판
11:N웰 12:P형 확산층
13:N형 확산층 14a,14b,14c:전극
15:다이오드 17:배선
20:N형 반도체기판 21:P웰
22:N형 확산층 23:P형 확산층
24a,24b,24c:전극 25:다이오드
30:N형 반도체 기판 31:P형 확산층
33:N형 확산층 34a,34b,34c:전극
35:다이오드 40:P형 반도체 기판
41:N형 확산층 43:P형 확산층
44a,44b,44c:전극 45:다이오드
50:P형 반도체 기판 51,53:이산화 실리콘층
52:다결정 실리콘 54,56:컨택트홀
55,57:알루미늄 배선 60:N형 반도체 기판
61,63:이산화 실리콘층 62:다결정 실리콘
64,66:콘택트 홀 65,67:알루미늄 배선
71,72,73:저항 A1,A2,An:회로
B1,B2,Bm:회로 D1,D2,Dn:회로
E1,E2,Em:회로 C1,C2,C3,C4:단자
C5,C6:단자 Vcc:전원단자
GND:접지점 GR,VR:배선
T1,T3,T5:MOS 전계효과 트랜지스터
T2,T4,T6,T8,T9:MOS 전계효과 트랜지스터
청구항 1기재의 발명은 MOS 전계효과형 트랜지스터의 게이트에 소정의 전압을 인가하는 경우, 상기 MOS 전계효과 트랜지스터의 게이트의 정전파괴를 방지하기 위해서, 상기 MOS 전계효과 트랜지스터의 게이트와 상기 소정의 전압이 인가되는 단자와의 사이에 끼워 삽입되는 저항을 반도체 집적회로에 있어서, 복수의 상기 MOS 전계효과 트랜지스터 각각의 게이트를 공통의 전압으로 하기 위해서 접속하는 배선을 구비하고, 상기 저항이 상기 배선과 상기 단자와의 사이에 끼워 삽입되는 것을 특징으로 하는 반도체 집적회로.
청구항 2 기재의 발명은 청구항 1 기재의 반도체 집적회로에 있어서, 상기 단자에 인가되는 전압이 상기 반도체 장치를 형성하는 반도체 기판과 분리되어 있고, 불순물을 확산하여 형성되는 확산층으로부터 공급되는 것을 특징으로 한다.
청구항 3기재의 발명은, 청구항 1 기재의 반도체 집적회로에 있어서, 상기 저항이, 상기 반도체 기판상에 불순물이 확산되어 형성된 확산층을 저항으로서 사용하는 것을 특징으로 한다.
청구항 4 기재의 발명은 청구항 1 기재의 반도체 집적회로에 있어서, 상기 저항이 다결정 실리콘을 사용하여 형성되어 있는 것을 특징으로 한다.
청구항 5 기재의 발명은 청구항 1 내지 청구항 4 중 어느 한 항에 기재된 반도체 집적회로에 있어서, 상기 MOS 전계효과형 트랜지스터가 N채널형인 경우, 상기 소정의 전압이 전원전압이고, 상기 저항이 상기 MOS 전계효과형 트랜지스터의 게이트와 상기 전원전압이 인가되는 상기 단자에 접속되는 상기 배선과의 사이에 끼워 삽입되는 것을 특징으로 한다.
청구항 6 기재의 발명은, 청구항 1 내지 청구항 4중 어느 한 항에 기재된 반도체 집적회로에 있어서, 상기 MOS 전계효과 트랜지스터가 P채널형인 경우, 상기 소정의 전압이 접지점 전압이고, 상기 저항이 상기 MOS 전계효과형 트랜지스터의 게이트와 상기 접지점 전압이 인가되는 상기 단자에 접속되는 상기 배선과의 사이에 끼워 삽입되는 것을 특징으로 한다.
청구항 7 기재의 발명은, 청구항 1 내지 청구항 6중 어느 한 항에 기재된 반도체 집적회로에 있어서, 복수의 상기 MOS 전계효과형 트랜지스터를 복수의 그룹으로 분할하여, 이 그룹마다 상기 MOS 전계효과 트랜지스터의 게이트를 공통으로 접속하여, 그룹마다의 상기 배선과 상기 단자와의 사이에 상기 저항을 끼워삽입하는 것을 특징으로 한다.
[발명의 실시의 형태]
이하, 도면을 참조하여 본 발명의 실시예에 대하여 설명한다. 도 1은 본 발명의 1실시예에 의한 반도체 집적회로의 구성을 나타내는 블록도이다. 이 도면에 있어서, GR은 배선이고, 회로(A1 내지 An)에 접속되어 있다. 1은 저항이고, 배선(GR)과 접지점(GND)과의 사이에 끼워 삽입되어 있다. VR은 배선이고, 회로(A1 내지 An) 및 회로(B1 내지 Bm)에 접속되어 있다. 2는 저항이고, 배선(VR)과 전원 단자(Vcc)와의 사이에 끼워 삽입되어 있다.
다음에, 도 1에 있어서의 회로(A1 내지 An)의 상세를 도 2를 참조하여 설명한다. 회로구성 및 동작이, 종래예의 도 13의 회로(D1 내지 Dn)와 동일하기 때문에, 설명은 생략한다. 도 13의 회로의 MOS 전계효과 트랜지스터(T1)의 게이트에 접속되어 있던 저항(71) 및 MOS 전계효과 트랜지스터(T2)의 게이트에 접속되어 있던 저항(72)이 도 2에서의 각각 배선(GR 및 VR)으로 교체되어 있다. 그리고, MOS 전계효과 트랜지스터(T1)의 게이트는, 배선(GR)에 접속되어 있는 도 1의 저항(1)을 통해 접지되어 있다.
또한, MOS 전계효과 트랜지스터(T2)의 게이트는 배선(VR)에 접속되어 있는 저항(2)을 통해 전원 단자(Vcc)에 접속되어 있다. 이와 같이, 회로(A1 내지 An)내부의 각 MOS 전계효과 트랜지스터(T1 및 T2)가 각각의 게이트마다 게이트와 접지점(GND;또는 전원 단자(Vcc))과의 사이에 끼워 삽입되는 게이트 산화막 보호용의 저항을 갖는 것이 아니라, 모든 회로의 MOS 전계효과 트랜지스터의 게이트를 접속하고, 그 접속점과 접지점(GND:또는 전원단자(Vcc))과의 사이에 게이트 산화막 보호용의 저항을 끼워 삽입하는 구성으로 되어 있다.
다음에, 도 1에 있어서의 회로(B1 내지 Bm)의 상세를 도 3을 참조하여 설명한다. 회로구성 및 동작이 종래 예의 도 14의 회로(E1 내지 Em)와 동일하기 때문에, 설명은 생략한다. 도 14의 회로의 인버터(4)의 입력단자에 접속되어 있던 저항(73)이 도 3에서는 배선(VR)으로 교체되어 있다. 그리고, 인버터(4)를 구성하고 있던 MOS 트랜지스터의 게이트는 배선(VR)에 접속되어 있던 저항(2)을 통해 전원 단자(Vcc)에 접속되어 있다.
상술한 바와 같이, 회로(A1 내지 An) 및 회로(B1 내지 Bm)의 각 회로가 독자적으로 MOS 전계효과 트랜지스터의 게이트의 게이트 산화막 보호의 저항을 갖지 않고, 도 1에 도시한 바와 같이, 각 MOS 전계효과 트랜지스터의 게이트를 공통으로 접속하여, 이 접속점과 전원 또는 접지점을 저항을 통해 접속하고 있다. 이때문에, 예를 들면, 회로(A1 내지 An)가 증가하여도, 저항(1 및 2)은 1개씩으로 종료하게 된다.
다음에, 게이트 산화막 보호에 사용되는 저항에 대한 설명을 한다. 도 4의 제1의 확산저항의 구성을 설명한다. 도 4a는 제1의 확산저항의 단면도를 도시하고 있다. 이 도면에 있어서, 10은 P형의 불순물이 확산된 P형 반도체 기판이고 집적회로가 구성된다. 11은 P형 반도체 기판에 N형의 원가를 이온 인프란테이션 또는 고상으로부터의 열확산으로 형성된 N웰이다. 12는 N웰에 대하여, P형의 원자를 이온 인프란테이션 또는 고상으로부터의 열확산으로 형성한 P형 확산층이고, 저항을 형성하고 있다. 13은 N형 확산층이고, N웰과 비교하여 불순물 농도가 높은 전극과의 접촉이 성취하기 쉽게 되어 있다. 14a 및 14b는 알루미늄으로 작성된 전극이며, 각각 P형 확산층(12)과 N형 확산층(13)에 배선(VR)을 접속한다.
도 4b는 도 4a가 도시하는 단면도의 회로구성을 나타내고 있다. 11은 N웰을 나타내고 있다. 12는 P형 확산층에 의한 저항을 나타내고 있고, 전극(14a)과 전극(14c)의 사이에 형성된다. 15는 다이오드이고, P형 확산층(12)과 N웰(11)로 형성되고, P형 확산층(12)이 애노드로, N웰(11)이 캐소드가 된다.
다음에, 도 5의 제2의 확산저항의 구성을 설명한다. 도 5a는 제2의 확산저항의 단면도를 도시하고 있다. 이 도면에 있어서, 20은 N형의 불순물이 확산된 N형 반도체 기판이고, 집적회로가 구성된다. 21은 N형 반도체 기판에 P형의 원자를 이온 인프란테이션 또는 고상으로부터의 열확산으로 형성한 P웰이다. 22는 P웰(21)에 대하여, N형의 원자를 이온 인프란테이션 또는 고상으로부터의 열확산으로 형성한 N형 확산층이고, 확산층 저항을 형성하고 있다. 23은 P형의 확산층이고, P웰과 비교하여 불순물 농도가 높은 전극과의 접촉이 성취하기 쉽게되어 있다. 24a 및 24b는 알루미늄으로 작성된 전극이고, 각각 N형 확산층(22)과 P형 확산층(23)에 GND로부터의 배선(GR)을 접속한다.
도 5b는 도 5a가 도시하는 단면도의 회로구성을 나타내고 있다. 21은 P웰을 나타내고 있다. 22는 N형 확산층에 의한 확산층 저항을 나타내고 있고, 전극(24a)과 전극(24c)의 사이에 형성된다. 25는 다이오드이고, N형 확산층(22)과 P웰(21)로 형성되어, P웰(21)이 애노드로, N형 확산층(22)이 캐소드가 된다.
다음에, 도 6의 제3의 확산저항의 구성을 설명한다. 도 6a은 제3의 확산저항의 단면도를 도시하고 있다. 이 도면에 있어서, 30은 N형의 불순물이 확산된 N형 반도체 기판이고, 집적회로가 구성되다. 31은 N형 반도체 기판에 P형의 원자를 이온 인프란테이션 또는 고상으로부터의 열확산으로 형성한 P형 확산층이고, 저항을 형성하고 있다. 33은 N형 확산층이며, N형 반도체 기판(30)과 비교하여, 불순물 농도가 높은 전극과의 접촉이 성취하기 쉽게 되어 있다. 34a 및 34b는 알루미늄으로 작성된 전극이고, 각각 P형 확산층(31)과 N형 확산층(33)에 전원단자(Vcc)로부터의 배선(VR)을 접속한다.
도 6b은 도 6a의 단면도의 회로구성을 도시하고 있다. 31은 P형 확산층을 나타내고 있다. 31은 P형 확산층에 의한 확산층 저항을 나타내고 있고, 전극(34a)과 전극(34c)과의 사이에 형성된다. 35는 다이오드이고, P형 확산층(31)과 N형 반도체 기판(30)으로 형성되어, P형 확산층(31)이 애노드로, N형 반도체 기판(30)이 캐소드가 된다.
다음에, 도 7의 제4의 확산저항의 구성을 설명한다. 도 7a은 제4의 확산저항의 단면도를 나타내고 있다. 이 도면에 있어서, 40은 P형의 불순물이 확산된 P형 반도체 기판이고, 집적회로가 구성된다. 41는 P형 반도체 기판에 N형의 원자를 이온 인프란테이션 또는 고상으로부터의 열확산으로 형성한 N형 확산층이고, 저항을 형성하고 있다. 43은 P형 확산층이고, P형 반도체 기판(40)과 비교하여, 불순물 농도가 높은 전극과의 접촉이 성취하기 쉽게 되어 있다. 44a 및 44b는 알루미늄으로 작성된 전극이고, 각각 N형 확산층(41)과 P형 확산층(43)에 접지점(GND)으로부터의 배선(GR)을 접속한다.
도 7b은 도 7a의 단면도의 회로구성을 도시하고 있다. 41은 N형 확산층을 나타내고 있다. 41은 N형 확산층에 의한 확산층 저항을 나타내고 있고, 전극(44a)과 전극(44c)과의 사이에 형성된다. 45는 다이오드이고, N형 확산층(41)과 P형 반도체 기판(40)으로 형성되어, N형 확산층(41)이 캐소드로, P형 반도체 기판(40)이 애노드가 된다.
다음에, 도 8은 도 4부터 도 7까지의 확산층 저항의 마스크패턴도이다. 여기에서는, 도 4의 마스크패턴도로서 이 마스크패턴도의 구성을 설명한다.
이 도면에 있어서, N웰(11)은 P형 반도체 기판(10)에 형성된다. N형 확산층(13)은 N웰(11)의 주위에 형성되어 있다. 이 N형 확산층(13)과 배선(VR)을 접속하기 위한 전극(14b,14b,14b,…)이 N웰(11)의 내부 영역에 따라서 주기적으로 형성되어 있다. N형 확산층(3)과 도면에는 나타나지 않은 MOS 전기분해효과 트랜지스터의 게이트의 접속되어 있는 배선(17)을 접속시키기 위해서 전극(14c)이 형성되어 있다.
다음에, 반도체 집적회로로 확산저항 이외에 사용되는 도 9의 제1의 다결정저항의 구성을 설명한다. 도 9a는 제1의 다결정 저항의 단면도를 도시하고 있다. 이 도면에 있어서, 50은 P형의 불순물이 확산된 P형 반도체 기판이고, 집적회로가 구성된다. 51은 2산화 실리콘층, 즉 산화막이다. 52는 다결정 실리콘이고, P형 반도체 기판(50)과 산화막(51)으로 절연되어, 저항을 형성하고 있다. 53은 산화막이고, 다결정 실리콘(52)을 절연하고 있다. 54는 컨택트홀이고, 알루미늄 배선(55)과 다결정 실리콘(52)을 접속하기 위한 구멍이다.
알루미늄 배선(55)은 접지점(GND:또는 전원 단자(Vcc))으로부터의 배선(GR:또는 VR)과 접속하고 있다. 56은 컨택트홀이고, 알루미늄 배선(57)과 다결정실리콘(52)을 접속하기 위한 구멍이다. 알루미늄 배선(57)은 도면에는 도시하지 않지만, MOS 전기분해 효과 트랜지스터의 게이트와 접속되어 있다. 도 9b는 도 9a의 단면도의 회로구성을 도시하고 있다. 이 도면에 있어서, 52는 다결정 실리콘으로 형성된 다결정 실리콘 저항을 나타내고 있다.
다음에, 도 10은 제2의 다결정 저항의 구성을 설명한다. 도 10a은 제2의 다결정 저항의 단면도를 나타내고 있다. 이 도면에 있어서, 60은 N형의 불순물을 확산된 N형 반도체 기판이고, 집적회로가 구성된다. 61은 2산화 실리콘층, 즉 산화막이다. 62는 다결정 실리콘이고, N형 반도체9 기판(60)과 산화막(61)으로 절연되어, 다결정 실리콘 저항을 형성하고 있다. 63은 산화막이고, 다결정 실리콘(62)을 절연하고 있다. 64는 컨택트홀이고, 알루미늄 배선(65)과 다결정 실리콘(62)을 접속하기 위한 구멍이다.
알루미늄 배선(65)은 접지점(GND:또는 전원 단자(Vcc))으로부터의 배선(GR;또는 VR)과 접속하고 있다. 66은 콘택트 홀이고, 알루미늄 배선(67)과 다결정 실리콘(62)을 접속하기 위한 구멍이다. 알루미늄 배선(67)은 도면에는 도시하지 않지만, MOS 전계효과 트랜지스터의 게이트와 접속되어 있다. 도 10b은 도 10a의 단면도의 회로구성을 도시하고 있다. 이 도면에 있어서, 62는 다결정 실리콘으로 형성된 다결정 실리콘 저항을 나타내고 있다.
다음에, 도 11은 도 9 및 도 10까지의 다결정 실리콘 저항의 마스크패턴도이다. 도 9의 마스크패턴도로서 설명한다. 이 도면에 있어서, 산화막(61)상에 다결정 실리콘(52)은 형성되어 있다. 배선(GR; 또는 GV)과 다결정 실리콘(61)은 콘택트 홀(54)로 접속되어 있다. 도면에는 도시하지 않은 MOS 전계효과 트랜지스터의 게이트와 접속되어 있는 배선(57)과 다결정 실리콘(61)은 콘택트 홀(56)로 접속되어 있다.
이상, 본 발명의 1실시예를 도면을 참조하여 상술하여 왔지만, 구체적인 구성은 이 실시예에 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않은 범위의 설계변경이 있어도 본 발명에 포함된다.
예를 들면, 반도체 집적회로의 각 회로의 MOS 전계효과 트랜지스터의 게이트를 모두 공통으로 접속하고, 이 접속점과 접지점(GND:또는 전원 단자(Vcc))과의 사이를 하나의 게이트 산화막 보호저항을 끼워 삽입했지만, 복수의 회로를 그룹으로 나눠, 그룹마다의 MOS 전계효과 트랜지스터의 게이트를 접속하여, 게이트 산화막 보호의 저항을 MOS 전계효과 트랜지스터의 게이트와 접지점(GND; 또는 전원 단자(Vcc))과의 사이에 끼워 삽입하도록 하여도 좋다.
청구항 1 기재의 발명에 의하면, MOS 전계효과형 트랜지스터의 게이트에 소정의 전압을 인가하는 경우, 상기 MOS 전계효과 트랜지스터의 게이트의 정전파괴를 방지하기 위해서, 상기 MOS 전계효과 트랜지스터의 게이트와 상기 소정의 전압이 인가되는 단자와의 사이에 끼워 삽입되는 저항을 가지는 반도체 집적회로에 있어서, 복수의 상기 MOS 전계효과형 트랜지스터의 각각의 게이트를 공통의 전압으로 하기 위해서 접속하는 배선을 구비하고, 상기 저항이 상기 배선과 상기 단자와의 사이에 끼워 삽입되는것을 특징으로 하기 때문에, 게이트의 전압을 전원 전압 또는 접지점 전압과 동일하게 할 필요가 있는 MOS 전계효과 트랜지스터가 복수의 경우라도, MOS 전계효과 트랜지스터의 게이트를 정전파괴로부터 보호하고, 전원전압 또는 접지점 전압과 동일 전압으로 하기 위해서, MOS 전계효과 트랜지스터의 게이트와 전원전압 또는 접지점 전압이 인가되는 단자의 사이에 끼워 삽입되는 저항은 전원전압 또는 접지점 전압의 단자에 대하여, 하나로 끝나기 때문에, 칩 면적을 축소할 수 있고, 또한 MOS 전계효과 트랜지스터의 게이트를 공통으로 접속하기 위해서, 저항과 접속하는 커패시턴스가 증가하기 때문에, 보다 정전파괴 보호의 능력이 향상하는 효과가 있다.
청구항 2 기재의 발명에 의하면, 청구항 1 기재의 반도체 집적회로에 있어서, 상기 단자에 인가되는 전압이 상기 반도체 장치를 형성하는 반도체 기판과 분리되어 있고, 불순물을 확산하여 형성되는 확산층으로부터 공급되기 때문에, 확산층과 반도체 기판으로 형성되는 커패시턴스 성분이, MOS 전계효과 트랜지스터의 게이트의 정전파괴 보호의 기능을 향상시키는 효과가 있다.
청구항 3 기재의 발명에 의하면, 청구항 1 기재의 반도체 집적회로에 있어서, 상기 저항이 상기 반도체 기판상에 불순물이 확산되어 형성된 확산층을 저항으로 사용하기 때문에, 확산층과 반도체 기판으로 형성되는 커패시턴스 성분이, MOS 전계효과 트랜지스터의 게이트의 정전파괴 보호의 기능을 향상시키는 효과가 있다.
청구항 4 기재의 발명에 의하면, 청구항 1 기재의 반도체 집적회로에 있어서, 상기 저항이 다결정 실리콘을 사용하여 형성되어 있기 때문에, 다결정 실리콘 저항과 반도체 기판으로 형성되는 커패시턴스 성분이, MOS 전계효과 트랜지스터의 게이트의 정전파괴 보호의 기능을 향상시키는 효과가 있다.
청구항 5 기재의 발명에 의하면, 청구항 1 내지 청구항 4 중 어느 한 항에 기재된 반도체 집적회로에 있어서, 상기 MOS 전계효과형 트랜지스터가 N채널형인 경우, 상기 소정의 전원전압이고, 상기 저항이 상기 MOS 전계효과형 트랜지스터의 게이트와 상기 전원전압이 인가되는 상기 단자에 접속되는 상기 배선의 사이에 끼워 삽입되기 때문에, 이 N채널형의 MOS 전계효과 트랜지스터는, 항상 온 상태로되기 때문에, 이 MOS 전계효과 트랜지스터를 사용하지 않은 경우, 회로동작상 관계없는 상태로 하는 효과가 있다.
청구항 6기재의 발명에 의하면, 청구항 1 내지 청구항 4중 어느 한 항에 기재된 반도체 집적회로에 있어서, 상기 MOS 전계효과형 트랜지스터가 P채널형인 경우, 상기 소정의 전압이 접지점 전압이고, 상기 저항이 상기 MOS 전계효과형 트랜지스터의 게이트와 상기 접지점 전압이 인가되는 상기 단자에 접속되는 상기 배선과의 사이에 끼워 삽입되기 때문에, 이 P채널형의 MOS 전계효과 트랜지스터는, 항상 온 상태로 되기 때문에, 이 MOS 전계효과 트랜지스터를 사용하지 않은 경우, 회로동작상 관계없는 상태로 하는 효과가 있다.
청구항 7 기재의 발명에 의하면, 청구항 1 내지 청구항 6중 어느 한 항에 기재된 반도체 집적회로에 있어서, 복수의 상기 MOS 전계효과형 트랜지스터를 복수의 그룹으로 분할하고, 이 그룹마다 상기 MOS 전계효과형 트랜지스터의 게이트를 공통으로 접속하여, 홈마다의 상기 배선과 상기 단자와의 사이에 상기 저항을 끼워 삽입하기 때문에, 반도체 집적회로상에 있어서, 전원전압 또는 접지점 전압이 인가되어 있는 단자와 저항을 통해 접속되어 있는 배선이, 모든 게이트 전압을 전원전압 또는 접지점 전압과 동일하게 할 필요가 있는 모든 MOS 전계효과 트랜지스터의 게이트에 접속할 수 없는 경우, 복수의 MOS 전계효과 트랜지스터를 그룹화하여, 게이트 전압을 전원전압 또는 접지점 전압과 동일하게 하기 때문에, 배선의 구성의 자유도가 향상하는 효과가 있다.
Claims (7)
- 정전파괴를 방지하는 MOS 전계효과 트랜지스터의 게이트와 해당 게이트에 소정의 전압을 인가하는 단자와의 사이에 끼워 삽입된 저항을 가진 반도체 집적회로에 있어서,복수의 상기 MOS 전계효과형 트랜지스터 각각의 게이트를 공통의 전압으로 하기 위해서 접속하는 배선을 구비하고,상기 저항이 상기 배선과 상기 단자와의 사이에 끼워 삽입된 것을 특징으로 하는 반도체 집적회로.
- 제1항에 있어서, 상기 단자에 인가되는 전압이 상기 반도체 장치를 형성하는 반도체 기판과 분리되어 있고, 불순물을 확산하여 형성되는 확산층으로부터 공급되는 것을 특징으로 하는 반도체 집적회로.
- 제1항에 있어서, 상기 저항이 상기 반도체 기판상에 불순물이 확산되어 형성된 확산층을 저항으로서 이용하는 것을 특징으로 하는 반도체 집적회로.
- 제1항에 있어서, 상기 저항이, 다결정 실리콘을 사용하여 형성되어 있는 것을 특징으로 하는 반도체 집적회로.
- 제1항 내지 제4항중 어느 한 항에 있어서, 상기 MOS 전계효과형 트랜지스터가 N채널형이고, 상기 소정의 전압이 전원전압이고, 상기 저항이 상기 MOS 전계효과형 트랜지스터의 게이트와 상기 전원전압이 인가되는 전기단자에 접속되는 상기 배선과의 사이에 끼워 삽입된 것을 특징으로 하는 반도체 집적회로.
- 제1항 내지 제4항중 어느 한 항에 있어서, 상기 MOS 전계효과형 트랜지스터가 P채널형이고, 상기 소정의 전아빙 접지점 전압이고, 상기 저항이 상기 MOS 전계효과형 트랜지스터의 게이트와 상기 접지점 전압이 인가되는 상기 단자에 접속되는 상기 배선과의 사이에 끼워 삽입된 것을 특징으로 하는 반도체 집적회로.
- 제1항 내지 제6항중 어느 한 항에 있어서, 복수의 상기 MOS 전계효과형 트랜지스터를 복수의 그룹으로 분할하고, 이 그룹마다 상기 MOS 전계효과형 트랜지스터의 게이트를 공통으로 접속하여, 그룹마다의 상기 배선과 상기 단자와의 사이에 상기 저항을 끼워 삽입한 것을 특징으로 하는 반도체 집적회로.
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