JPH1092946A - 半導体集積回路 - Google Patents
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Abstract
(57)【要約】
【課題】 ＭＯＳ電界効果トランジスタのゲート酸化膜
保護を接地点（または電源）に対し一つの抵抗で行い、
半導体集積回路のチップ面積の縮小が可能な半導体集積
回路を提供する。 【解決手段】 回路Ａ１〜Ａｎおよび回路Ｂ１〜Ｂｍの
各回路が独自に内部で使用されるＭＯＳ電界効果トラン
ジスタのゲートのゲート酸化膜保護の抵抗を持たず、図
１に示すように、各ＭＯＳ電界効果トランジスタのゲー
トを共通に接続し、この接続点と電源とに、または、接
続点と接地点とに抵抗を介し接続している。このため、
たとえば、回路Ａ１〜Ａｎが増加しても抵抗１および２
は、一本づつで済むことになる。
保護を接地点（または電源）に対し一つの抵抗で行い、
半導体集積回路のチップ面積の縮小が可能な半導体集積
回路を提供する。 【解決手段】 回路Ａ１〜Ａｎおよび回路Ｂ１〜Ｂｍの
各回路が独自に内部で使用されるＭＯＳ電界効果トラン
ジスタのゲートのゲート酸化膜保護の抵抗を持たず、図
１に示すように、各ＭＯＳ電界効果トランジスタのゲー
トを共通に接続し、この接続点と電源とに、または、接
続点と接地点とに抵抗を介し接続している。このため、
たとえば、回路Ａ１〜Ａｎが増加しても抵抗１および２
は、一本づつで済むことになる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にＭＯＳ電界効果トランジスタの静電破壊に対
するゲート保護に係わるものである。
関し、特にＭＯＳ電界効果トランジスタの静電破壊に対
するゲート保護に係わるものである。
【０００２】
【従来の技術】従来の半導体集積回路において、クラン
プ用ＭＯＳ（Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏｎｄ
ｕｃｔｏｒ）電解効果トランジスタのゲート電圧を電源
（または接地点）レベルにする場合、直接、電源（また
は接地点：ＧＮＤ）に接続させると、静電気およびノイ
ズにより直接、ＭＯＳ電解効果トランジスタ（以下ＭＯ
Ｓトランジスタとする）のゲートに電圧が印加され、ゲ
ート酸化膜の絶縁破壊を起こすことがある。このゲート
酸化膜の絶縁破壊を防ぐために、図４〜７に示される拡
散プロセスによって不純物を半導体基板に拡散させて作
成した拡散層抵抗や、図８および図９に見られるポリシ
リコン抵抗を接続し、その抵抗を介してクランプ用ＭＯ
Ｓ電解効果トランジスタのゲート電極を電源（または接
地点）に接続していた。そして、接続した抵抗とゲート
の持つキャパシタンス成分とで積分回路を構成し、ゲー
トに供給される急峻な電圧変化を緩和して、ゲート酸化
膜の破壊を防止している。
プ用ＭＯＳ（Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏｎｄ
ｕｃｔｏｒ）電解効果トランジスタのゲート電圧を電源
（または接地点）レベルにする場合、直接、電源（また
は接地点：ＧＮＤ）に接続させると、静電気およびノイ
ズにより直接、ＭＯＳ電解効果トランジスタ（以下ＭＯ
Ｓトランジスタとする）のゲートに電圧が印加され、ゲ
ート酸化膜の絶縁破壊を起こすことがある。このゲート
酸化膜の絶縁破壊を防ぐために、図４〜７に示される拡
散プロセスによって不純物を半導体基板に拡散させて作
成した拡散層抵抗や、図８および図９に見られるポリシ
リコン抵抗を接続し、その抵抗を介してクランプ用ＭＯ
Ｓ電解効果トランジスタのゲート電極を電源（または接
地点）に接続していた。そして、接続した抵抗とゲート
の持つキャパシタンス成分とで積分回路を構成し、ゲー
トに供給される急峻な電圧変化を緩和して、ゲート酸化
膜の破壊を防止している。
【０００３】次に半導体集積回路のＭＯＳ電界効果トラ
ンジスタの回路接続の従来例を説明する。図１２は、従
来の集積回路の構成を示している。回路Ｄ１〜Ｄｎ（１
〜ｎは自然数を示す）は、それぞれ回路を示しており、
ＭＯＳ電界効果トランジスタを含んでいる。回路Ｅ１〜
Ｅｍ（１〜ｍは自然数を示す）は、それぞれ回路を示し
ており、ＭＯＳ電界効果トランジスタを含んでいる。
ンジスタの回路接続の従来例を説明する。図１２は、従
来の集積回路の構成を示している。回路Ｄ１〜Ｄｎ（１
〜ｎは自然数を示す）は、それぞれ回路を示しており、
ＭＯＳ電界効果トランジスタを含んでいる。回路Ｅ１〜
Ｅｍ（１〜ｍは自然数を示す）は、それぞれ回路を示し
ており、ＭＯＳ電界効果トランジスタを含んでいる。
【０００４】次に、図１３を参照して、回路Ｄ１〜Ｄｎ
の詳細を説明する。この図において、Ｔ１はｐチャンネ
ル型のＭＯＳ電界効果トランジスタであり、ゲートが抵
抗７１を介して接地されており、常にオン状態になって
いる。Ｔ２はｎチャンネル型のＭＯＳ電界効果トランジ
スタであり、ゲートが抵抗７２を介して電源端子Ｖｃｃ
に接続されており、常にオン状態となっている。
の詳細を説明する。この図において、Ｔ１はｐチャンネ
ル型のＭＯＳ電界効果トランジスタであり、ゲートが抵
抗７１を介して接地されており、常にオン状態になって
いる。Ｔ２はｎチャンネル型のＭＯＳ電界効果トランジ
スタであり、ゲートが抵抗７２を介して電源端子Ｖｃｃ
に接続されており、常にオン状態となっている。
【０００５】Ｔ３はｐチャンネル型のＭＯＳ電界効果ト
ランジスタであり、ゲートが端子Ｃ１と接続されてい
る。Ｔ４はｎチャンネル型のＭＯＳ電界効果トランジス
タであり、ゲートが端子Ｃ１と接続されており、ＭＯＳ
電界効果トランジスタＴ３のゲートと常に同電位とな
る。Ｔ５はｐチャンネル型のＭＯＳ電界効果トランジス
タであり、ゲートが端子Ｃ３と接続されている。Ｔ６は
ｐチャンネル型のＭＯＳ電界効果トランジスタであり、
ゲートが端子Ｃ３と接続されており、ＭＯＳ電界効果ト
ランジスタＴ５のゲートと常に同電位となる。
ランジスタであり、ゲートが端子Ｃ１と接続されてい
る。Ｔ４はｎチャンネル型のＭＯＳ電界効果トランジス
タであり、ゲートが端子Ｃ１と接続されており、ＭＯＳ
電界効果トランジスタＴ３のゲートと常に同電位とな
る。Ｔ５はｐチャンネル型のＭＯＳ電界効果トランジス
タであり、ゲートが端子Ｃ３と接続されている。Ｔ６は
ｐチャンネル型のＭＯＳ電界効果トランジスタであり、
ゲートが端子Ｃ３と接続されており、ＭＯＳ電界効果ト
ランジスタＴ５のゲートと常に同電位となる。
【０００６】Ｔ８はｎチャンネル型のＭＯＳ電界効果ト
ランジスタであり、ゲートがインバータ３の出力端子と
接続され、ドレインがＭＯＳ電界効果トランジスタＴ４
のドレインと接続され、ソースが電界効果トランジスタ
Ｔ９のドレインと接続されている。インバータ３は出力
端子に端子Ｃ２が接続されている。Ｔ９はｎチャンネル
型のＭＯＳ電界効果トランジスタであり、ゲートが端子
Ｃ３に接続されており、ＭＯＳ電界効果トランジスタＴ
６のゲートと常に同電位となる
ランジスタであり、ゲートがインバータ３の出力端子と
接続され、ドレインがＭＯＳ電界効果トランジスタＴ４
のドレインと接続され、ソースが電界効果トランジスタ
Ｔ９のドレインと接続されている。インバータ３は出力
端子に端子Ｃ２が接続されている。Ｔ９はｎチャンネル
型のＭＯＳ電界効果トランジスタであり、ゲートが端子
Ｃ３に接続されており、ＭＯＳ電界効果トランジスタＴ
６のゲートと常に同電位となる
【０００７】次に、図１３を参照して、上述した回路の
動作を説明する。ＭＯＳ電界効果トランジスタＴ１は、
ゲートが接地点ＧＮＤに抵抗７１を介して接地されてい
るため、常時オンであるので回路動作には影響しない。
同様に、ＭＯＳ電界効果トランジスタＴ２は、ゲートが
電源端子Ｖｃｃに抵抗７２を介して接続しているため、
常時オンであるので回路動作には影響しない。
動作を説明する。ＭＯＳ電界効果トランジスタＴ１は、
ゲートが接地点ＧＮＤに抵抗７１を介して接地されてい
るため、常時オンであるので回路動作には影響しない。
同様に、ＭＯＳ電界効果トランジスタＴ２は、ゲートが
電源端子Ｖｃｃに抵抗７２を介して接続しているため、
常時オンであるので回路動作には影響しない。
【０００８】まず、端子Ｃ１に入力される信号が’１’
の場合、ＭＯＳ電界効果トランジスタＴ３がオフし、Ｍ
ＯＳ電界効果トランジスタＴ４がオンするため、端子Ｃ
２および端子３に入力される信号に関係なく、端子Ｃ４
から出力される信号は、’０’となる。同様に、端子Ｃ
３に入力される信号が’１’の場合、ＭＯＳ電界効果ト
ランジスタＴ５がオフし、ＭＯＳ電界効果トランジスタ
Ｔ６がオンし、さらに、ＭＯＳ電界効果トランジスタＴ
２が常時オンであるため、端子Ｃ１および端子２に入力
される信号に関係なく、端子Ｃ４から出力される信号
は、’０’となる。
の場合、ＭＯＳ電界効果トランジスタＴ３がオフし、Ｍ
ＯＳ電界効果トランジスタＴ４がオンするため、端子Ｃ
２および端子３に入力される信号に関係なく、端子Ｃ４
から出力される信号は、’０’となる。同様に、端子Ｃ
３に入力される信号が’１’の場合、ＭＯＳ電界効果ト
ランジスタＴ５がオフし、ＭＯＳ電界効果トランジスタ
Ｔ６がオンし、さらに、ＭＯＳ電界効果トランジスタＴ
２が常時オンであるため、端子Ｃ１および端子２に入力
される信号に関係なく、端子Ｃ４から出力される信号
は、’０’となる。
【０００９】次に、端子Ｃ１および端子Ｃ３に入力され
る信号が’０’である場合、ＭＯＳ電界効果トランジス
タＴ１が常時オンであり、ＭＯＳ電界効果トランジスタ
Ｔ３およびＴ５がオンし、ＭＯＳ電界効果トランジスタ
Ｔ４およびＴ６がオフするため、端子Ｃ４から出力され
る信号は、’１’となる。すなわち、回路Ｃ１からＣｎ
は、２入力オア回路である。
る信号が’０’である場合、ＭＯＳ電界効果トランジス
タＴ１が常時オンであり、ＭＯＳ電界効果トランジスタ
Ｔ３およびＴ５がオンし、ＭＯＳ電界効果トランジスタ
Ｔ４およびＴ６がオフするため、端子Ｃ４から出力され
る信号は、’１’となる。すなわち、回路Ｃ１からＣｎ
は、２入力オア回路である。
【００１０】また、端子Ｃ２からの入力信号が’１’で
ある場合、インバータ３の出力信号が’０’となり、Ｍ
ＯＳ電界効果トランジスタＴ８がオフとなるので、ＭＯ
Ｓ電界効果トランジスタＴ９のオンおよびオフの動作
は、回路動作に影響を与えない。また、端子Ｃ２からの
入力信号が’０’である場合、端子Ｃ３に入力する信号
が’１’のとき、ＭＯＳ電界効果トランジスタＴ６およ
びＴ９が同時にオンするため、ＭＯＳ電界効果トランジ
スタＴ６のみに比較して電流が多く流れることになる。
すなわち、端子Ｃ２からの入力信号が’０’であると、
このオア回路が、端子Ｃ３からの入力信号の電圧により
オンおよびオフするしきい値電圧、つまり、論理しきい
値電圧が低くなる。
ある場合、インバータ３の出力信号が’０’となり、Ｍ
ＯＳ電界効果トランジスタＴ８がオフとなるので、ＭＯ
Ｓ電界効果トランジスタＴ９のオンおよびオフの動作
は、回路動作に影響を与えない。また、端子Ｃ２からの
入力信号が’０’である場合、端子Ｃ３に入力する信号
が’１’のとき、ＭＯＳ電界効果トランジスタＴ６およ
びＴ９が同時にオンするため、ＭＯＳ電界効果トランジ
スタＴ６のみに比較して電流が多く流れることになる。
すなわち、端子Ｃ２からの入力信号が’０’であると、
このオア回路が、端子Ｃ３からの入力信号の電圧により
オンおよびオフするしきい値電圧、つまり、論理しきい
値電圧が低くなる。
【００１１】次に、図１２における回路Ｅ１〜Ｅｍの詳
細を、図１４を参照して説明する。この図において、Ｃ
５は、入力端子である。Ｖｃｃは、電源端子であり、回
路に動作電流を供給する。４はインバータであり、デジ
タル信号のレベルを反転する。５はイクスクルーシブノ
アであり、入力デジタル信号の一致演算を行う。６はイ
ンバータであり、デジタル信号のレベルを反転する。Ｃ
６は、出力端子である。５２は抵抗であり、インバータ
４の入力端子と電源端子Ｖｃｃとの間に介挿されてお
り、インバータ４を構成しているＭＯＳ電界効果トラン
ジスタのゲートを静電破壊から保護している。
細を、図１４を参照して説明する。この図において、Ｃ
５は、入力端子である。Ｖｃｃは、電源端子であり、回
路に動作電流を供給する。４はインバータであり、デジ
タル信号のレベルを反転する。５はイクスクルーシブノ
アであり、入力デジタル信号の一致演算を行う。６はイ
ンバータであり、デジタル信号のレベルを反転する。Ｃ
６は、出力端子である。５２は抵抗であり、インバータ
４の入力端子と電源端子Ｖｃｃとの間に介挿されてお
り、インバータ４を構成しているＭＯＳ電界効果トラン
ジスタのゲートを静電破壊から保護している。
【００１２】この回路の動作を簡単に説明する。インバ
ータ４は、入力端子が抵抗５２を介し、電源端子Ｖｃｃ
に接続されているため、インバータ４の出力信号は、必
ず’Ｌ’レベルとなる。イクスクルーシブノア５の一方
の入力端子は、このインバータ４の出力端子と接続され
ているため、必ず’Ｌ’レベルの信号が入力されてい
る。そのため、イクスクルーシブノア５の他方の入力端
子に入力する信号によって出力信号が決定する。
ータ４は、入力端子が抵抗５２を介し、電源端子Ｖｃｃ
に接続されているため、インバータ４の出力信号は、必
ず’Ｌ’レベルとなる。イクスクルーシブノア５の一方
の入力端子は、このインバータ４の出力端子と接続され
ているため、必ず’Ｌ’レベルの信号が入力されてい
る。そのため、イクスクルーシブノア５の他方の入力端
子に入力する信号によって出力信号が決定する。
【００１３】イクスクルーシブノア５の端子Ｃ５と接続
されている端子Ｃ５から入力する信号が、’Ｌ’であれ
ば、イクスクルーシブノア５の出力信号は、’Ｈ’とな
る。また、端子Ｃ５から入力する信号が’Ｈ’であれ
ば、イクスクルーシブノア５の出力信号は、’Ｌ’とな
る。また、イクスクルーシブノア５の出力端子がインバ
ータ６の入力端子に接続されているので、端子Ｃ６から
出力される信号は、端子Ｃ５に’Ｌ’が入力すれば、’
Ｌ’となり、端子Ｃ５に’Ｈ’が入力すれば、’Ｈ’と
なる。すなわち、図４の回路Ｅ１〜Ｅｍは、バッファ回
路となっている。
されている端子Ｃ５から入力する信号が、’Ｌ’であれ
ば、イクスクルーシブノア５の出力信号は、’Ｈ’とな
る。また、端子Ｃ５から入力する信号が’Ｈ’であれ
ば、イクスクルーシブノア５の出力信号は、’Ｌ’とな
る。また、イクスクルーシブノア５の出力端子がインバ
ータ６の入力端子に接続されているので、端子Ｃ６から
出力される信号は、端子Ｃ５に’Ｌ’が入力すれば、’
Ｌ’となり、端子Ｃ５に’Ｈ’が入力すれば、’Ｈ’と
なる。すなわち、図４の回路Ｅ１〜Ｅｍは、バッファ回
路となっている。
【００１４】上述したように、図１２に示されている各
回路には、ＭＯＳトランジスタのゲートにゲート破壊保
護のための抵抗が含まれている。すなわち、回路Ｄ１〜
Ｄｎは、それぞれ２本の抵抗５１および５２が含まれて
いるので、全体で２ｎ個の抵抗となる。また、回路Ｅ１
〜Ｅｍは、それぞれ１本の抵抗５２が含まれているの
で、全体でｍ個の抵抗となる。
回路には、ＭＯＳトランジスタのゲートにゲート破壊保
護のための抵抗が含まれている。すなわち、回路Ｄ１〜
Ｄｎは、それぞれ２本の抵抗５１および５２が含まれて
いるので、全体で２ｎ個の抵抗となる。また、回路Ｅ１
〜Ｅｍは、それぞれ１本の抵抗５２が含まれているの
で、全体でｍ個の抵抗となる。
【００１５】
【発明が解決しようとする課題】ところで、従来のＭＯ
Ｓ電界効果トランジスタのゲート酸化膜保護のための抵
抗を、たとえば、１ｋΩとして作成するために必要な面
積は、拡散抵抗の場合が、２０７０μｍ2で、多結晶シ
リコン抵抗の場合が、８７０μｍ2となる。今後、半導
体集積回路の回路規模が大きくなるに従い、ＭＯＳ電界
効果トランジスタの使用量も増加し、このトランジスタ
のゲート酸化膜保護の抵抗も同時に増加するため、抵抗
を配置するために大きな領域が必要となり、チップ面積
が増加してしまう問題がある。本発明はこのような背景
の下になされたもので、ＭＯＳ電界効果トランジスタの
ゲート酸化膜保護において、半導体集積回路のチップ面
積の縮小が可能な半導体集積回路を提供することを目的
とする。
Ｓ電界効果トランジスタのゲート酸化膜保護のための抵
抗を、たとえば、１ｋΩとして作成するために必要な面
積は、拡散抵抗の場合が、２０７０μｍ2で、多結晶シ
リコン抵抗の場合が、８７０μｍ2となる。今後、半導
体集積回路の回路規模が大きくなるに従い、ＭＯＳ電界
効果トランジスタの使用量も増加し、このトランジスタ
のゲート酸化膜保護の抵抗も同時に増加するため、抵抗
を配置するために大きな領域が必要となり、チップ面積
が増加してしまう問題がある。本発明はこのような背景
の下になされたもので、ＭＯＳ電界効果トランジスタの
ゲート酸化膜保護において、半導体集積回路のチップ面
積の縮小が可能な半導体集積回路を提供することを目的
とする。
【００１６】
【課題を解決するための手段】請求項１記載の発明は、
ＭＯＳ電界効果型トランジスタのゲートに所定の電圧を
印加する場合、前期ＭＯＳ電界効果トランジスタのゲー
トの静電破壊を防止するため、前記ＭＯＳ電界効果トラ
ンジスタのゲートと前記所定の電圧が印加される端子と
の間に介挿される抵抗を有する半導体集積回路におい
て、複数の前記ＭＯＳ電界効果型トランジスタの各々の
ゲートを共通の電圧とするために接続する配線を具備
し、前記抵抗が前記配線と前記端子との間に介挿される
ことを特徴とする半導体集積回路。
ＭＯＳ電界効果型トランジスタのゲートに所定の電圧を
印加する場合、前期ＭＯＳ電界効果トランジスタのゲー
トの静電破壊を防止するため、前記ＭＯＳ電界効果トラ
ンジスタのゲートと前記所定の電圧が印加される端子と
の間に介挿される抵抗を有する半導体集積回路におい
て、複数の前記ＭＯＳ電界効果型トランジスタの各々の
ゲートを共通の電圧とするために接続する配線を具備
し、前記抵抗が前記配線と前記端子との間に介挿される
ことを特徴とする半導体集積回路。
【００１７】請求項２記載の発明は、請求項１記載の半
導体集積回路において、前記端子に印可される電圧が、
前記半導体装置を形成する半導体基板と分離されてお
り、不純物を拡散して形成される拡散層から供給される
ことを特徴とする。請求項３記載の発明は、請求項１記
載の半導体集積回路において、前記抵抗が、前記半導体
基板上に不純物が拡散されて形成された拡散層を抵抗と
して用いることを特徴とする。請求項４記載の発明は、
請求項１記載の半導体集積回路において、前記抵抗が、
多結晶シリコンを用いて形成されていることを特徴とす
る。請求項５記載の発明は、請求項１ないし請求項４い
ずれか記載の半導体集積回路において、前記ＭＯＳ電界
効果型トランジスタがＮチャネル型の場合、前期所定の
電圧が電源電圧であり、前記抵抗が前記ＭＯＳ電界効果
型トランジスタのゲートと前記電源電圧が印加される前
期端子に接続される前記配線との間に介挿されることを
特徴とする。請求項６記載の発明は、請求項１ないし請
求項４いずれか記載の半導体集積回路において、前記Ｍ
ＯＳ電界効果型トランジスタがＰチャネル型の場合、前
期所定の電圧が接地点電圧であり、前記抵抗が前記ＭＯ
Ｓ電界効果型トランジスタのゲートと前記接地点電圧が
印加される前期端子に接続される前記配線との間に介挿
されることを特徴とする。請求項７記載の発明は、請求
項１ないし請求項６いずれか記載の半導体集積回路にお
いて、複数の前記ＭＯＳ電界効果型トランジスタを複数
のグループに分割し、このグループ毎に前記ＭＯＳ電界
効果型トランジスタのゲートを共通に接続し、グループ
毎の前記配線と前記端子との間に前記抵抗を介挿するこ
とを特徴とする。
導体集積回路において、前記端子に印可される電圧が、
前記半導体装置を形成する半導体基板と分離されてお
り、不純物を拡散して形成される拡散層から供給される
ことを特徴とする。請求項３記載の発明は、請求項１記
載の半導体集積回路において、前記抵抗が、前記半導体
基板上に不純物が拡散されて形成された拡散層を抵抗と
して用いることを特徴とする。請求項４記載の発明は、
請求項１記載の半導体集積回路において、前記抵抗が、
多結晶シリコンを用いて形成されていることを特徴とす
る。請求項５記載の発明は、請求項１ないし請求項４い
ずれか記載の半導体集積回路において、前記ＭＯＳ電界
効果型トランジスタがＮチャネル型の場合、前期所定の
電圧が電源電圧であり、前記抵抗が前記ＭＯＳ電界効果
型トランジスタのゲートと前記電源電圧が印加される前
期端子に接続される前記配線との間に介挿されることを
特徴とする。請求項６記載の発明は、請求項１ないし請
求項４いずれか記載の半導体集積回路において、前記Ｍ
ＯＳ電界効果型トランジスタがＰチャネル型の場合、前
期所定の電圧が接地点電圧であり、前記抵抗が前記ＭＯ
Ｓ電界効果型トランジスタのゲートと前記接地点電圧が
印加される前期端子に接続される前記配線との間に介挿
されることを特徴とする。請求項７記載の発明は、請求
項１ないし請求項６いずれか記載の半導体集積回路にお
いて、複数の前記ＭＯＳ電界効果型トランジスタを複数
のグループに分割し、このグループ毎に前記ＭＯＳ電界
効果型トランジスタのゲートを共通に接続し、グループ
毎の前記配線と前記端子との間に前記抵抗を介挿するこ
とを特徴とする。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態に
よる半導体集積回路の構成を示すブロック図である。こ
の図において、ＧＲは配線であり、回路Ａ１〜Ａｎに接
続されている。１は抵抗であり、配線ＧＲと接地点ＧＮ
Ｄとの間に介挿されている。ＶＲは配線であり、回路Ａ
１〜Ａｎおよび回路Ｂ１〜Ｂｍに接続されている。２は
抵抗であり、配線ＶＲと電源端子Ｖｃｃとの間に介挿さ
れている。
施形態について説明する。図１は本発明の一実施形態に
よる半導体集積回路の構成を示すブロック図である。こ
の図において、ＧＲは配線であり、回路Ａ１〜Ａｎに接
続されている。１は抵抗であり、配線ＧＲと接地点ＧＮ
Ｄとの間に介挿されている。ＶＲは配線であり、回路Ａ
１〜Ａｎおよび回路Ｂ１〜Ｂｍに接続されている。２は
抵抗であり、配線ＶＲと電源端子Ｖｃｃとの間に介挿さ
れている。
【００１９】次に、図１における回路Ａ１〜Ａｎの詳細
を図２を参照して説明する。回路構成および動作が、従
来例の図１３の回路Ｄ１〜Ｄｎと同一なので、説明は省
略する。図１３の回路のＭＯＳ電界効果トランジスタＴ
１のゲートに接続されていた抵抗７１およびＭＯＳ電界
効果トランジスタＴ２のゲートに接続されていた抵抗７
２が、図２ではそれぞれ配線ＧＲおよびＶＲに置き換わ
っている。そして、ＭＯＳ電界効果トランジスタＴ１の
ゲートは、配線ＧＲに接続されている図１の抵抗１を介
して接地されている。
を図２を参照して説明する。回路構成および動作が、従
来例の図１３の回路Ｄ１〜Ｄｎと同一なので、説明は省
略する。図１３の回路のＭＯＳ電界効果トランジスタＴ
１のゲートに接続されていた抵抗７１およびＭＯＳ電界
効果トランジスタＴ２のゲートに接続されていた抵抗７
２が、図２ではそれぞれ配線ＧＲおよびＶＲに置き換わ
っている。そして、ＭＯＳ電界効果トランジスタＴ１の
ゲートは、配線ＧＲに接続されている図１の抵抗１を介
して接地されている。
【００２０】さらに、ＭＯＳ電界効果トランジスタＴ２
のゲートは、配線ＶＲに接続されている抵抗２を介して
電源端子Ｖｃｃに接続されている。このように、回路Ａ
１〜Ａｎ内部の各ＭＯＳ電界効果トランジスタＴ１およ
びＴ２がそれぞれのゲート毎にゲートと接地点ＧＮＤ
（または電源端子Ｖｃｃ）との間に介挿されるゲート酸
化膜保護用の抵抗を持つのではなく、全ての回路のＭＯ
Ｓ電界効果トランジスタのゲートを接続し、その接続点
と接地点ＧＮＤ（または電源端子Ｖｃｃ）との間にゲー
ト酸化膜保護用の抵抗を介挿する構成となっている。
のゲートは、配線ＶＲに接続されている抵抗２を介して
電源端子Ｖｃｃに接続されている。このように、回路Ａ
１〜Ａｎ内部の各ＭＯＳ電界効果トランジスタＴ１およ
びＴ２がそれぞれのゲート毎にゲートと接地点ＧＮＤ
（または電源端子Ｖｃｃ）との間に介挿されるゲート酸
化膜保護用の抵抗を持つのではなく、全ての回路のＭＯ
Ｓ電界効果トランジスタのゲートを接続し、その接続点
と接地点ＧＮＤ（または電源端子Ｖｃｃ）との間にゲー
ト酸化膜保護用の抵抗を介挿する構成となっている。
【００２１】次に、図１における回路Ｂ１〜Ｂｍの詳細
を図３を参照して説明する。回路構成および動作が、従
来例の図１４の回路Ｅ１〜Ｅｍと同一なので、説明は省
略する。図１４の回路のインバータ４の入力端子に接続
されていた抵抗７３が、図３では配線ＶＲに置き換わっ
ている。そして、インバータ４を構成しているＭＯＳト
ランジスタのゲートは、配線ＶＲに接続されている抵抗
２を介して電源端子Ｖｃｃに接続されている。
を図３を参照して説明する。回路構成および動作が、従
来例の図１４の回路Ｅ１〜Ｅｍと同一なので、説明は省
略する。図１４の回路のインバータ４の入力端子に接続
されていた抵抗７３が、図３では配線ＶＲに置き換わっ
ている。そして、インバータ４を構成しているＭＯＳト
ランジスタのゲートは、配線ＶＲに接続されている抵抗
２を介して電源端子Ｖｃｃに接続されている。
【００２２】上述したように回路Ａ１〜Ａｎおよび回路
Ｂ１〜Ｂｍの各回路が独自にＭＯＳ電界効果トランジス
タのゲートのゲート酸化膜保護の抵抗を持たず、図１に
示すように、各ＭＯＳ電界効果トランジスタのゲートを
共通に接続し、この接続点と電源とにまたは接地点とを
抵抗を介し接続している。このため、たとえば、回路Ａ
１〜Ａｎが増加しても抵抗１および２は、一本づつで済
むことになる。
Ｂ１〜Ｂｍの各回路が独自にＭＯＳ電界効果トランジス
タのゲートのゲート酸化膜保護の抵抗を持たず、図１に
示すように、各ＭＯＳ電界効果トランジスタのゲートを
共通に接続し、この接続点と電源とにまたは接地点とを
抵抗を介し接続している。このため、たとえば、回路Ａ
１〜Ａｎが増加しても抵抗１および２は、一本づつで済
むことになる。
【００２３】次に、ゲート酸化膜保護に使用される抵抗
についての説明を行う。図４の第一の拡散抵抗の構成を
説明する。図４（ａ）は、第一の拡散抵抗の断面図を示
している。この図において、１０はＰ型の不純物が拡散
されたＰ型半導体基板であり、集積回路が構成される。
１１は、Ｐ型半導体基板にＮ型の原子をイオンインプラ
ンテーションまたは固相からの熱拡散で形成したＮウェ
ルである。１２はＮウェルに対して、Ｐ型の原子をイオ
ンインプランテーションまたは固相からの熱拡散で形成
したＰ型拡散層であり、抵抗を形成している。１３は、
Ｎ型の拡散層であり、Ｎウェルに比較して不純物濃度が
高く電極とのコンタクトが取りやすくなっている。１４
ａおよび１４ｂは、アルミニウムで作成された電極であ
り、それぞれＰ型拡散層１２とＮ型拡散層１３とに配線
ＶＲを接続する。
についての説明を行う。図４の第一の拡散抵抗の構成を
説明する。図４（ａ）は、第一の拡散抵抗の断面図を示
している。この図において、１０はＰ型の不純物が拡散
されたＰ型半導体基板であり、集積回路が構成される。
１１は、Ｐ型半導体基板にＮ型の原子をイオンインプラ
ンテーションまたは固相からの熱拡散で形成したＮウェ
ルである。１２はＮウェルに対して、Ｐ型の原子をイオ
ンインプランテーションまたは固相からの熱拡散で形成
したＰ型拡散層であり、抵抗を形成している。１３は、
Ｎ型の拡散層であり、Ｎウェルに比較して不純物濃度が
高く電極とのコンタクトが取りやすくなっている。１４
ａおよび１４ｂは、アルミニウムで作成された電極であ
り、それぞれＰ型拡散層１２とＮ型拡散層１３とに配線
ＶＲを接続する。
【００２４】図４（ｂ）は、図４（ａ）の示す断面図の
回路構成を示している。１１は、Ｎウェルを示してい
る。１２は、Ｐ型拡散層による抵抗を示しており、電極
１４ａと電極１４ｃとの間に形成される。１５は、ダイ
オードであり、Ｐ型拡散層１２とＮウェル１１で形成さ
れ、Ｐ型拡散層１２がアノードで、Ｎウェル１１がカソ
ードとなる。
回路構成を示している。１１は、Ｎウェルを示してい
る。１２は、Ｐ型拡散層による抵抗を示しており、電極
１４ａと電極１４ｃとの間に形成される。１５は、ダイ
オードであり、Ｐ型拡散層１２とＮウェル１１で形成さ
れ、Ｐ型拡散層１２がアノードで、Ｎウェル１１がカソ
ードとなる。
【００２５】次に、図５の第二の拡散抵抗の構成を説明
する。図５（ａ）は、第二の拡散抵抗の断面図を示して
いる。この図において、２０はＮ型の不純物が拡散され
たＮ型半導体基板であり、集積回路が構成される。２１
はＮ型半導体基板にＰ型の原子をイオンインプランテー
ションまたは固相からの熱拡散で形成したＰウェルであ
る。２２はＰウェル２１に対して、Ｎ型の原子をイオン
インプランテーションまたは固相からの熱拡散で形成し
たＮ型拡散層であり、拡散層抵抗を形成している。２３
は、Ｐ型の拡散層であり、Ｐウェルに比較して不純物濃
度が高く電極とのコンタクトが取りやすくなっている。
２４ａおよび２４ｂは、アルミニウムで作成された電極
であり、それぞれＮ型拡散層２２とＰ型拡散層２３とに
ＧＮＤからの配線ＧＲを接続する。
する。図５（ａ）は、第二の拡散抵抗の断面図を示して
いる。この図において、２０はＮ型の不純物が拡散され
たＮ型半導体基板であり、集積回路が構成される。２１
はＮ型半導体基板にＰ型の原子をイオンインプランテー
ションまたは固相からの熱拡散で形成したＰウェルであ
る。２２はＰウェル２１に対して、Ｎ型の原子をイオン
インプランテーションまたは固相からの熱拡散で形成し
たＮ型拡散層であり、拡散層抵抗を形成している。２３
は、Ｐ型の拡散層であり、Ｐウェルに比較して不純物濃
度が高く電極とのコンタクトが取りやすくなっている。
２４ａおよび２４ｂは、アルミニウムで作成された電極
であり、それぞれＮ型拡散層２２とＰ型拡散層２３とに
ＧＮＤからの配線ＧＲを接続する。
【００２６】図５（ｂ）は、図５（ａ）の示す断面図の
回路構成を示している。２１は、Ｐウェルを示してい
る。２２は、Ｎ型拡散層による拡散層抵抗を示してお
り、電極２４ａと電極２４ｃとの間に形成される。２５
は、ダイオードであり、Ｎ型拡散層２２とＰウェル２１
で形成され、Ｐウェル２１がアノードで、Ｎ型拡散層２
２がカソードとなる。
回路構成を示している。２１は、Ｐウェルを示してい
る。２２は、Ｎ型拡散層による拡散層抵抗を示してお
り、電極２４ａと電極２４ｃとの間に形成される。２５
は、ダイオードであり、Ｎ型拡散層２２とＰウェル２１
で形成され、Ｐウェル２１がアノードで、Ｎ型拡散層２
２がカソードとなる。
【００２７】次に、図６の第三の拡散抵抗の構成を説明
する。図６（ａ）は、第三の拡散抵抗の断面図を示して
いる。この図において、３０はＮ型の不純物が拡散され
たＮ型半導体基板であり、集積回路が構成される。３１
はＮ型半導体基板にＰ型の原子をイオンインプランテー
ションまたは固相からの熱拡散で形成したＰ型拡散層で
あり、抵抗を形成している。３３はＮ型拡散層であり、
Ｎ型半導体基板３０に比較し、不純物濃度が高く電極と
のコンタクトが取りやすくなっている。３４ａおよび３
４ｂは、アルミニウムで作成された電極であり、それぞ
れＰ型拡散層３１とＮ型拡散層３３とに電源端子Ｖｃｃ
からの配線ＶＲを接続する。
する。図６（ａ）は、第三の拡散抵抗の断面図を示して
いる。この図において、３０はＮ型の不純物が拡散され
たＮ型半導体基板であり、集積回路が構成される。３１
はＮ型半導体基板にＰ型の原子をイオンインプランテー
ションまたは固相からの熱拡散で形成したＰ型拡散層で
あり、抵抗を形成している。３３はＮ型拡散層であり、
Ｎ型半導体基板３０に比較し、不純物濃度が高く電極と
のコンタクトが取りやすくなっている。３４ａおよび３
４ｂは、アルミニウムで作成された電極であり、それぞ
れＰ型拡散層３１とＮ型拡散層３３とに電源端子Ｖｃｃ
からの配線ＶＲを接続する。
【００２８】図６（ｂ）は、図６（ａ）の断面図の回路
構成を示している。３１は、Ｐ型拡散層を示している。
３１は、Ｐ型拡散層による拡散層抵抗を示しており、電
極３４ａと電極３４ｃとの間に形成される。３５は、ダ
イオードであり、Ｐ型拡散層３１とＮ型半導体基板３０
で形成され、Ｐ型拡散層３１がアノードで、Ｎ型半導体
基板３０がカソードとなる。
構成を示している。３１は、Ｐ型拡散層を示している。
３１は、Ｐ型拡散層による拡散層抵抗を示しており、電
極３４ａと電極３４ｃとの間に形成される。３５は、ダ
イオードであり、Ｐ型拡散層３１とＮ型半導体基板３０
で形成され、Ｐ型拡散層３１がアノードで、Ｎ型半導体
基板３０がカソードとなる。
【００２９】次に、図７の第四の拡散抵抗の構成を説明
する。図７（ａ）は、第四の拡散抵抗の断面図を示して
いる。この図において、４０はＰ型の不純物が拡散され
たＰ型半導体基板であり、集積回路が構成される。４１
はＰ型半導体基板にＮ型の原子をイオンインプランテー
ションまたは固相からの熱拡散で形成したＮ型拡散層で
あり、抵抗を形成している。４３はＰ型拡散層であり、
Ｐ型半導体基板４０に比較し、不純物濃度が高く電極と
のコンタクトが取りやすくなっている。４４ａおよび４
４ｂは、アルミニウムで作成された電極であり、それぞ
れＮ型拡散層４１とＰ型拡散層４３とに接地点ＧＮＤか
らの配線ＧＲを接続する。
する。図７（ａ）は、第四の拡散抵抗の断面図を示して
いる。この図において、４０はＰ型の不純物が拡散され
たＰ型半導体基板であり、集積回路が構成される。４１
はＰ型半導体基板にＮ型の原子をイオンインプランテー
ションまたは固相からの熱拡散で形成したＮ型拡散層で
あり、抵抗を形成している。４３はＰ型拡散層であり、
Ｐ型半導体基板４０に比較し、不純物濃度が高く電極と
のコンタクトが取りやすくなっている。４４ａおよび４
４ｂは、アルミニウムで作成された電極であり、それぞ
れＮ型拡散層４１とＰ型拡散層４３とに接地点ＧＮＤか
らの配線ＧＲを接続する。
【００３０】図７（ｂ）は、図７（ａ）の断面図の回路
構成を示している。４１は、Ｎ型拡散層を示している。
４１は、Ｎ型拡散層による拡散層抵抗を示しており、電
極４４ａと電極４４ｃとの間に形成される。４５は、ダ
イオードであり、Ｎ型拡散層４１とＰ型半導体基板４０
で形成され、Ｎ型拡散層４１がカソードで、Ｐ型半導体
基板４０がアノードとなる。
構成を示している。４１は、Ｎ型拡散層を示している。
４１は、Ｎ型拡散層による拡散層抵抗を示しており、電
極４４ａと電極４４ｃとの間に形成される。４５は、ダ
イオードであり、Ｎ型拡散層４１とＰ型半導体基板４０
で形成され、Ｎ型拡散層４１がカソードで、Ｐ型半導体
基板４０がアノードとなる。
【００３１】次に、図８は、図４から７までの拡散層抵
抗のマスクパターン図である。ここでは、図４のマスク
パターン図としてこのマスクパターン図の構成を説明す
る。この図において、Ｎウェル１１はＰ型半導体基板１
０に形成される。Ｎ型拡散層１３は、Ｎウェル１１の周
囲に形成されている。このＮ型拡散層１３と配線ＶＲと
を接続するための電極１４ｂ、１４ｂ、１４ｂ、・・・
が、Ｎウェル１１の内部領域に沿って、周期的に形成さ
れている。Ｎ型拡散層１３と図には示されていないＭＯ
Ｓ電解効果トランジスタのゲートの接続されている配線
１７とを接続させるために電極１４ｃが形成されてい
る。
抗のマスクパターン図である。ここでは、図４のマスク
パターン図としてこのマスクパターン図の構成を説明す
る。この図において、Ｎウェル１１はＰ型半導体基板１
０に形成される。Ｎ型拡散層１３は、Ｎウェル１１の周
囲に形成されている。このＮ型拡散層１３と配線ＶＲと
を接続するための電極１４ｂ、１４ｂ、１４ｂ、・・・
が、Ｎウェル１１の内部領域に沿って、周期的に形成さ
れている。Ｎ型拡散層１３と図には示されていないＭＯ
Ｓ電解効果トランジスタのゲートの接続されている配線
１７とを接続させるために電極１４ｃが形成されてい
る。
【００３２】次に、半導体集積回路で拡散抵抗以外に使
用される図９の第一の多結晶抵抗の構成を説明する。図
９（ａ）は、第一の多結晶抵抗の断面図を示している。
この図において、５０はＰ型の不純物が拡散されたＰ型
半導体基板であり、集積回路が構成される。５１は、２
酸化シリコン層、すなわち酸化膜である。５２は、多結
晶シリコンであり、Ｐ型半導体基板５０と酸化膜５１で
絶縁され、抵抗を形成している。５３は酸化膜であり、
多結晶シリコン５２を絶縁している。５４は、コンタク
トホールであり、アルミニウム配線５５と多結晶シリコ
ン５２とを接続するための穴である。
用される図９の第一の多結晶抵抗の構成を説明する。図
９（ａ）は、第一の多結晶抵抗の断面図を示している。
この図において、５０はＰ型の不純物が拡散されたＰ型
半導体基板であり、集積回路が構成される。５１は、２
酸化シリコン層、すなわち酸化膜である。５２は、多結
晶シリコンであり、Ｐ型半導体基板５０と酸化膜５１で
絶縁され、抵抗を形成している。５３は酸化膜であり、
多結晶シリコン５２を絶縁している。５４は、コンタク
トホールであり、アルミニウム配線５５と多結晶シリコ
ン５２とを接続するための穴である。
【００３３】アルミニウム配線５５は、接地点ＧＮＤ
（または電源端子Ｖｃｃ）からの配線ＧＲ（またはＶ
Ｒ）と接続している。５６は、コンタクトホールであ
り、アルミニウム配線５７と多結晶シリコン５２とを接
続するための穴である。アルミニウム配線５７は、図に
は示されていないが、ＭＯＳ電解効果トランジスタのゲ
ートと接続されている。図９（ｂ）は、図９（ａ）の断
面図の回路構成を示している。この図において、５２
は、多結晶シリコンで形成された多結晶シリコン抵抗を
示している。
（または電源端子Ｖｃｃ）からの配線ＧＲ（またはＶ
Ｒ）と接続している。５６は、コンタクトホールであ
り、アルミニウム配線５７と多結晶シリコン５２とを接
続するための穴である。アルミニウム配線５７は、図に
は示されていないが、ＭＯＳ電解効果トランジスタのゲ
ートと接続されている。図９（ｂ）は、図９（ａ）の断
面図の回路構成を示している。この図において、５２
は、多結晶シリコンで形成された多結晶シリコン抵抗を
示している。
【００３４】次に、図１０の第二の多結晶抵抗の構成を
説明する。図１０（ａ）は、第二の多結晶抵抗の断面図
を示している。この図において、６０はＮ型の不純物が
拡散されたＮ型半導体基板であり、集積回路が構成され
る。６１は、２酸化シリコン層、すなわち酸化膜であ
る。６２は、多結晶シリコンであり、Ｎ型半導体基板６
０と酸化膜６１で絶縁され、多結晶シリコン抵抗を形成
している。６３は酸化膜であり、多結晶シリコン６２を
絶縁している。６４は、コンタクトホールであり、アル
ミニウム配線６５と多結晶シリコン６２とを接続するた
めの穴である。
説明する。図１０（ａ）は、第二の多結晶抵抗の断面図
を示している。この図において、６０はＮ型の不純物が
拡散されたＮ型半導体基板であり、集積回路が構成され
る。６１は、２酸化シリコン層、すなわち酸化膜であ
る。６２は、多結晶シリコンであり、Ｎ型半導体基板６
０と酸化膜６１で絶縁され、多結晶シリコン抵抗を形成
している。６３は酸化膜であり、多結晶シリコン６２を
絶縁している。６４は、コンタクトホールであり、アル
ミニウム配線６５と多結晶シリコン６２とを接続するた
めの穴である。
【００３５】アルミニウム配線６５は、接地点ＧＮＤ
（または電源端子Ｖｃｃ）からの配線ＧＲ（またはＶ
Ｒ）と接続している。６６は、コンタクトホールであ
り、アルミニウム配線６７と多結晶シリコン６２とを接
続するための穴である。アルミニウム配線６７は、図に
は示されていないが、ＭＯＳ電界効果トランジスタのゲ
ートと接続されている。図１０（ｂ）は、図１０（ａ）
の断面図の回路構成を示している。この図において、６
２は、多結晶シリコンで形成された多結晶シリコン抵抗
を示している。
（または電源端子Ｖｃｃ）からの配線ＧＲ（またはＶ
Ｒ）と接続している。６６は、コンタクトホールであ
り、アルミニウム配線６７と多結晶シリコン６２とを接
続するための穴である。アルミニウム配線６７は、図に
は示されていないが、ＭＯＳ電界効果トランジスタのゲ
ートと接続されている。図１０（ｂ）は、図１０（ａ）
の断面図の回路構成を示している。この図において、６
２は、多結晶シリコンで形成された多結晶シリコン抵抗
を示している。
【００３６】次に、図１１は、図９および図１０までの
多結晶シリコン抵抗のマスクパターン図である。図９の
マスクパターン図として説明する。この図において、酸
化膜６１上に多結晶シリコン５２は形成されている。配
線ＧＲ（またはＧＶ）と多結晶シリコン６１は、コンタ
クトホール５４で接続されている。図には示されていな
いＭＯＳ電界効果トランジスタのゲートと接続されてい
る配線５７と多結晶シリコン６１は、コンタクトホール
５６で接続されている。
多結晶シリコン抵抗のマスクパターン図である。図９の
マスクパターン図として説明する。この図において、酸
化膜６１上に多結晶シリコン５２は形成されている。配
線ＧＲ（またはＧＶ）と多結晶シリコン６１は、コンタ
クトホール５４で接続されている。図には示されていな
いＭＯＳ電界効果トランジスタのゲートと接続されてい
る配線５７と多結晶シリコン６１は、コンタクトホール
５６で接続されている。
【００３７】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更があっても本発明に含まれる。たとえば、半導体
集積回路の各回路のＭＯＳ電界効果トランジスタのゲー
トを全て共通に接続し、この接続点と接地点ＧＮＤ（ま
たは電源端子Ｖｃｃ）との間を一つのゲート酸化膜保護
抵抗を介挿していたが、複数の回路をグループに分け、
グループ毎のＭＯＳ電界効果トランジスタのゲートを接
続し、ゲート酸化膜保護の抵抗をＭＯＳ電界効果トラン
ジスタのゲートと接地点ＧＮＤ（または電源端子Ｖｃ
ｃ）との間に介挿するようにしてもよい。
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更があっても本発明に含まれる。たとえば、半導体
集積回路の各回路のＭＯＳ電界効果トランジスタのゲー
トを全て共通に接続し、この接続点と接地点ＧＮＤ（ま
たは電源端子Ｖｃｃ）との間を一つのゲート酸化膜保護
抵抗を介挿していたが、複数の回路をグループに分け、
グループ毎のＭＯＳ電界効果トランジスタのゲートを接
続し、ゲート酸化膜保護の抵抗をＭＯＳ電界効果トラン
ジスタのゲートと接地点ＧＮＤ（または電源端子Ｖｃ
ｃ）との間に介挿するようにしてもよい。
【００３８】
【発明の効果】請求項１記載の発明によれば、ＭＯＳ電
界効果型トランジスタのゲートに所定の電圧を印加する
場合、前期ＭＯＳ電界効果トランジスタのゲートの静電
破壊を防止するため、前記ＭＯＳ電界効果トランジスタ
のゲートと前記所定の電圧が印加される端子との間に介
挿される抵抗を有する半導体集積回路において、複数の
前記ＭＯＳ電界効果型トランジスタの各々のゲートを共
通の電圧とするために接続する配線を具備し、前記抵抗
が前記配線と前記端子との間に介挿されることを特徴と
するため、ゲートの電圧を電源電圧または接地点電圧と
同一にする必要のあるＭＯＳ電界効果トランジスタが複
数ある場合でも、ＭＯＳ電界効果トランジスタのゲート
を静電破壊から保護し、電源電圧または接地点電圧と同
電圧とするために、ＭＯＳ電界効果トランジスタのゲー
トと電源電圧または接地点電圧が印可される端子との間
に介挿される抵抗は、電源電圧または接地点電圧の端子
に対して、一つで済むため、チップ面積の縮小でき、ま
た、ＭＯＳ電界効果トランジスタのゲートを共通に接続
するため、抵抗と接続するキャパシタンスが増加するの
で、より静電破壊保護の能力が向上する効果がある。
界効果型トランジスタのゲートに所定の電圧を印加する
場合、前期ＭＯＳ電界効果トランジスタのゲートの静電
破壊を防止するため、前記ＭＯＳ電界効果トランジスタ
のゲートと前記所定の電圧が印加される端子との間に介
挿される抵抗を有する半導体集積回路において、複数の
前記ＭＯＳ電界効果型トランジスタの各々のゲートを共
通の電圧とするために接続する配線を具備し、前記抵抗
が前記配線と前記端子との間に介挿されることを特徴と
するため、ゲートの電圧を電源電圧または接地点電圧と
同一にする必要のあるＭＯＳ電界効果トランジスタが複
数ある場合でも、ＭＯＳ電界効果トランジスタのゲート
を静電破壊から保護し、電源電圧または接地点電圧と同
電圧とするために、ＭＯＳ電界効果トランジスタのゲー
トと電源電圧または接地点電圧が印可される端子との間
に介挿される抵抗は、電源電圧または接地点電圧の端子
に対して、一つで済むため、チップ面積の縮小でき、ま
た、ＭＯＳ電界効果トランジスタのゲートを共通に接続
するため、抵抗と接続するキャパシタンスが増加するの
で、より静電破壊保護の能力が向上する効果がある。
【００３９】請求項２記載の発明によれば、請求項１記
載の半導体集積回路において、前記端子に印可される電
圧が、前記半導体装置を形成する半導体基板と分離され
ており、不純物を拡散して形成される拡散層から供給さ
れるため、拡散層と半導体基板とで形成されるキャパシ
タンス成分が、ＭＯＳ電界効果トランジスタのゲートの
静電破壊保護の機能を向上させる効果がある。請求項３
記載の発明によれば、請求項１記載の半導体集積回路に
おいて、前記抵抗が、前記半導体基板上に不純物が拡散
されて形成された拡散層を抵抗として用いるため、拡散
層と半導体基板とで形成されるキャパシタンス成分が、
ＭＯＳ電界効果トランジスタのゲートの静電破壊保護の
機能を向上させる効果がある。請求項４記載の発明によ
れば、請求項１記載の半導体集積回路において、前記抵
抗が、多結晶シリコンを用いて形成されているため、多
結晶シリコン抵抗と半導体基板とで形成されるキャパシ
タンス成分が、ＭＯＳ電界効果トランジスタのゲートの
静電破壊保護の機能を向上させる効果がある。請求項５
記載の発明によれば、請求項１ないし請求項４いずれか
記載の半導体集積回路において、前記ＭＯＳ電界効果型
トランジスタがＮチャネル型の場合、前期所定の電圧が
電源電圧であり、前記抵抗が前記ＭＯＳ電界効果型トラ
ンジスタのゲートと前記電源電圧が印加される前期端子
に接続される前記配線との間に介挿されるため、このＮ
チャンネル型のＭＯＳ電界効果トランジスタは、常にオ
ン状態となるため、このＭＯＳ電界効果トランジスタを
使用しない場合、回路動作上関係ない状態とする効果が
ある。請求項６記載の発明によれば、請求項１ないし請
求項４いずれか記載の半導体集積回路において、前記Ｍ
ＯＳ電界効果型トランジスタがＰチャネル型の場合、前
期所定の電圧が接地点電圧であり、前記抵抗が前記ＭＯ
Ｓ電界効果型トランジスタのゲートと前記接地点電圧が
印加される前期端子に接続される前記配線との間に介挿
されるため、このＰチャンネル型のＭＯＳ電界効果トラ
ンジスタは、常にオン状態となるため、このＭＯＳ電界
効果トランジスタを使用しない場合、回路動作上関係な
い状態とする効果がある。請求項７記載の発明によれ
ば、請求項１ないし請求項６いずれか記載の半導体集積
回路において、複数の前記ＭＯＳ電界効果型トランジス
タを複数のグループに分割し、このグループ毎に前記Ｍ
ＯＳ電界効果型トランジスタのゲートを共通に接続し、
グループ毎の前記配線と前記端子との間に前記抵抗を介
挿するため、半導体集積回路上において、電源電圧また
は接地点電圧が印加されている端子と抵抗を介して接続
されている配線が、全てのゲート電圧を電源電圧または
接地点電圧と同一にする必要がある全てのＭＯＳ電界効
果トランジスタのゲートに接続できない場合、複数のＭ
ＯＳ電界効果トランジスタをグループ化して、ゲート電
圧を電源電圧または接地点電圧と同一にするので、配線
の構成の自由度が向上する効果がある。
載の半導体集積回路において、前記端子に印可される電
圧が、前記半導体装置を形成する半導体基板と分離され
ており、不純物を拡散して形成される拡散層から供給さ
れるため、拡散層と半導体基板とで形成されるキャパシ
タンス成分が、ＭＯＳ電界効果トランジスタのゲートの
静電破壊保護の機能を向上させる効果がある。請求項３
記載の発明によれば、請求項１記載の半導体集積回路に
おいて、前記抵抗が、前記半導体基板上に不純物が拡散
されて形成された拡散層を抵抗として用いるため、拡散
層と半導体基板とで形成されるキャパシタンス成分が、
ＭＯＳ電界効果トランジスタのゲートの静電破壊保護の
機能を向上させる効果がある。請求項４記載の発明によ
れば、請求項１記載の半導体集積回路において、前記抵
抗が、多結晶シリコンを用いて形成されているため、多
結晶シリコン抵抗と半導体基板とで形成されるキャパシ
タンス成分が、ＭＯＳ電界効果トランジスタのゲートの
静電破壊保護の機能を向上させる効果がある。請求項５
記載の発明によれば、請求項１ないし請求項４いずれか
記載の半導体集積回路において、前記ＭＯＳ電界効果型
トランジスタがＮチャネル型の場合、前期所定の電圧が
電源電圧であり、前記抵抗が前記ＭＯＳ電界効果型トラ
ンジスタのゲートと前記電源電圧が印加される前期端子
に接続される前記配線との間に介挿されるため、このＮ
チャンネル型のＭＯＳ電界効果トランジスタは、常にオ
ン状態となるため、このＭＯＳ電界効果トランジスタを
使用しない場合、回路動作上関係ない状態とする効果が
ある。請求項６記載の発明によれば、請求項１ないし請
求項４いずれか記載の半導体集積回路において、前記Ｍ
ＯＳ電界効果型トランジスタがＰチャネル型の場合、前
期所定の電圧が接地点電圧であり、前記抵抗が前記ＭＯ
Ｓ電界効果型トランジスタのゲートと前記接地点電圧が
印加される前期端子に接続される前記配線との間に介挿
されるため、このＰチャンネル型のＭＯＳ電界効果トラ
ンジスタは、常にオン状態となるため、このＭＯＳ電界
効果トランジスタを使用しない場合、回路動作上関係な
い状態とする効果がある。請求項７記載の発明によれ
ば、請求項１ないし請求項６いずれか記載の半導体集積
回路において、複数の前記ＭＯＳ電界効果型トランジス
タを複数のグループに分割し、このグループ毎に前記Ｍ
ＯＳ電界効果型トランジスタのゲートを共通に接続し、
グループ毎の前記配線と前記端子との間に前記抵抗を介
挿するため、半導体集積回路上において、電源電圧また
は接地点電圧が印加されている端子と抵抗を介して接続
されている配線が、全てのゲート電圧を電源電圧または
接地点電圧と同一にする必要がある全てのＭＯＳ電界効
果トランジスタのゲートに接続できない場合、複数のＭ
ＯＳ電界効果トランジスタをグループ化して、ゲート電
圧を電源電圧または接地点電圧と同一にするので、配線
の構成の自由度が向上する効果がある。
【図１】 本発明の一実施形態による半導体集積回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】 図１における一実施形態における回路Ａ１〜
Ａｎまでの詳細回路を示す図である。
Ａｎまでの詳細回路を示す図である。
【図３】 図１における一実施形態における回路Ｂ１〜
Ｂｍまでの詳細回路を示す図である。
Ｂｍまでの詳細回路を示す図である。
【図４】 半導体集積回路で使用される拡散抵抗の断面
を示す図である。
を示す図である。
【図５】 半導体集積回路で使用される拡散抵抗の断面
を示す図である。
を示す図である。
【図６】 半導体集積回路で使用される拡散抵抗の断面
を示す図である。
を示す図である。
【図７】 半導体集積回路で使用される拡散抵抗の断面
を示す図である。
を示す図である。
【図８】 図４〜図５で示されている拡散抵抗のマスク
パターン図である。
パターン図である。
【図９】 半導体集積回路で使用される多結晶シリコン
抵抗の断面を示す図である。
抵抗の断面を示す図である。
【図１０】 半導体集積回路で使用される多結晶シリコ
ン抵抗の断面を示す図である。
ン抵抗の断面を示す図である。
【図１１】 半導体集積回路で使用される多結晶シリコ
ン抵抗の断面を示す図である。
ン抵抗の断面を示す図である。
【図１２】 従来の半導体集積回路の構成を示すブロッ
ク図である。
ク図である。
【図１３】 図１２における回路Ｄ１〜Ｄｎまでの詳細
回路を示す図である。
回路を示す図である。
【図１４】 図１２における回路Ｅ１〜Ｅｍまでの詳細
回路を示す図である。
回路を示す図である。
１、２ 抵抗 ３ インバータ ４ インバータ ５ イクスクルーシブノア ６ インバータ １０ Ｐ型半導体基板 １１ Ｎウェル １２ Ｐ型拡散層 １３ Ｎ型拡散層 １４ａ、１４ｂ、１４ｃ 電極 １５ ダイオード １７ 配線 ２０ Ｎ型半導体基板 ２１ Ｐウェル ２２ Ｎ型拡散層 ２３ Ｐ型拡散層 ２４ａ、２４ｂ、２４ｃ 電極 ２５ ダイオード ３０ Ｎ型半導体基板 ３１ Ｐ型拡散層 ３３ Ｎ型拡散層 ３４ａ、３４ｂ、３４ｃ 電極 ３５ダイオード ４０ Ｐ型半導体基板 ４１ Ｎ型拡散層 ４３ Ｐ型拡散層 ４４ａ、４４ｂ、４４ｃ 電極 ４５ ダイオード ５０ Ｐ型半導体基板 ５１、５３ 二酸化シリコン層 ５２ 多結晶シリコン ５４、５６ コンタクトホール ５５、５７ アルミニウム配線 ６０ Ｎ型半導体基板 ６１、６３ 二酸化シリコン層 ６２ 多結晶シリコン ６４、６６ コンタクトホール ６５、６７ アルミニウム配線 ７１、７２、７３ 抵抗 Ａ１、Ａ２、Ａｎ 回路 Ｂ１、Ｂ２、Ｂｍ 回路 Ｄ１、Ｄ２、Ｄｎ 回路 Ｅ１、Ｅ２、Ｅｍ 回路 Ｃ１、Ｃ２、Ｃ３、Ｃ４ 端子 Ｃ５、Ｃ６ 端子 Ｖｃｃ 電源端子 ＧＮＤ 接地点 ＧＲ、ＶＲ 配線 Ｔ１、Ｔ３、Ｔ５ ＭＯＳ電界効果トランジスタ Ｔ２、Ｔ４、Ｔ６、Ｔ８、Ｔ９ ＭＯＳ電界効果トラン
ジスタ
ジスタ
Claims (7)
- 【請求項１】 静電破壊を防止するＭＯＳ電界効果トラ
ンジスタのゲートと該ゲートに所定の電圧を印加する端
子との間に介挿された抵抗を有する半導体集積回路にお
いて、 複数の前記ＭＯＳ電界効果型トランジスタの各々のゲー
トを共通の電圧とするために接続する配線を具備し、 前記抵抗が前記配線と前記端子との間に介挿されたこと
を特徴とする半導体集積回路。 - 【請求項２】 前記端子に印可される電圧が、前記半導
体装置を形成する半導体基板と分離されており、不純物
を拡散して形成される拡散層から供給されることを特徴
とする請求項１記載の半導体集積回路。 - 【請求項３】 前記抵抗が、前記半導体基板上に不純物
が拡散されて形成された拡散層を抵抗として用いること
を特徴とする請求項１記載の半導体集積回路。 - 【請求項４】 前記抵抗が、多結晶シリコンを用いて形
成されていることを特徴とする請求項１記載の半導体集
積回路。 - 【請求項５】 前記ＭＯＳ電界効果型トランジスタがＮ
チャネル型であり、前記所定の電圧が電源電圧であり、
前記抵抗が前記ＭＯＳ電界効果型トランジスタのゲート
と前記電源電圧が印加される前期端子に接続される前記
配線との間に介挿されたことを特徴とする請求項１ない
し請求項４いずれか記載の半導体集積回路。 - 【請求項６】 前記ＭＯＳ電界効果型トランジスタがＰ
チャネル型であり、前期所定の電圧が接地点電圧であ
り、前記抵抗が前記ＭＯＳ電界効果型トランジスタのゲ
ートと前記接地点電圧が印加される前期端子に接続され
る前記配線との間に介挿されたことを特徴とする請求項
１ないし請求項４いずれか記載の半導体集積回路。 - 【請求項７】 複数の前記ＭＯＳ電界効果型トランジス
タを複数のグループに分割し、このグループ毎に前記Ｍ
ＯＳ電界効果型トランジスタのゲートを共通に接続し、
グループ毎の前記配線と前記端子との間に前記抵抗を介
挿したことを特徴とする請求項１ないし請求項６いずれ
か記載の半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8242305A JPH1092946A (ja) | 1996-09-12 | 1996-09-12 | 半導体集積回路 |
| US08/927,811 US6118305A (en) | 1996-09-12 | 1997-09-12 | Semiconductor integrated circuit capable of preventing breakdown of a gate oxide film |
| KR1019970047750A KR100283972B1 (ko) | 1996-09-12 | 1997-09-12 | 반도체 집적 회로 |
| TW086113266A TW538444B (en) | 1996-09-12 | 1997-09-12 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8242305A JPH1092946A (ja) | 1996-09-12 | 1996-09-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1092946A true JPH1092946A (ja) | 1998-04-10 |
Family
ID=17087255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8242305A Pending JPH1092946A (ja) | 1996-09-12 | 1996-09-12 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6118305A (ja) |
| JP (1) | JPH1092946A (ja) |
| KR (1) | KR100283972B1 (ja) |
| TW (1) | TW538444B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208275A (ja) * | 2001-01-11 | 2002-07-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその検査方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10134665C1 (de) * | 2001-07-20 | 2002-09-05 | Infineon Technologies Ag | Betriebsverfahren für ein Halbleiterbauelement, geeignet für ESD-Schutz |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4979159U (ja) * | 1972-10-27 | 1974-07-09 | ||
| JPS5619744B2 (ja) * | 1974-10-01 | 1981-05-09 | ||
| US3982138A (en) * | 1974-10-09 | 1976-09-21 | Rockwell International Corporation | High speed-low cost, clock controlled CMOS logic implementation |
| JPS52132685A (en) * | 1976-04-28 | 1977-11-07 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS59145560A (ja) * | 1983-02-09 | 1984-08-21 | Matsushita Electronics Corp | 出力バツフア装置 |
| US4918336A (en) * | 1987-05-19 | 1990-04-17 | Gazelle Microcircuits, Inc. | Capacitor coupled push pull logic circuit |
| JPH02199850A (ja) * | 1989-01-30 | 1990-08-08 | Nec Corp | ゲートアレイ半導体集積回路 |
| JPH02202053A (ja) * | 1989-01-31 | 1990-08-10 | Sony Corp | 静電保護回路 |
| US5099148A (en) * | 1990-10-22 | 1992-03-24 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit having multiple data outputs sharing a resistor network |
| US5583457A (en) * | 1992-04-14 | 1996-12-10 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US5774000A (en) * | 1996-11-08 | 1998-06-30 | Northrop Grumman Corporation | DC semiconductor switch |
-
1996
- 1996-09-12 JP JP8242305A patent/JPH1092946A/ja active Pending
-
1997
- 1997-09-12 US US08/927,811 patent/US6118305A/en not_active Expired - Lifetime
- 1997-09-12 TW TW086113266A patent/TW538444B/zh not_active IP Right Cessation
- 1997-09-12 KR KR1019970047750A patent/KR100283972B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208275A (ja) * | 2001-01-11 | 2002-07-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその検査方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6118305A (en) | 2000-09-12 |
| KR19980024771A (ko) | 1998-07-06 |
| KR100283972B1 (ko) | 2001-03-02 |
| TW538444B (en) | 2003-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990105 |