JPH02202053A - 静電保護回路 - Google Patents
静電保護回路Info
- Publication number
- JPH02202053A JPH02202053A JP1021176A JP2117689A JPH02202053A JP H02202053 A JPH02202053 A JP H02202053A JP 1021176 A JP1021176 A JP 1021176A JP 2117689 A JP2117689 A JP 2117689A JP H02202053 A JPH02202053 A JP H02202053A
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- JP
- Japan
- Prior art keywords
- elements
- terminal
- resistor
- power supply
- circuit
- Prior art date
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- Pending
Links
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- 230000003068 static effect Effects 0.000 title description 7
- 230000001681 protective effect Effects 0.000 title 1
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 208000035795 Hypocalcemic vitamin D-dependent rickets Diseases 0.000 description 1
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、回路装置で外部接続端子に接続される素子の
ゲートの静電保護回路に関する。
ゲートの静電保護回路に関する。
本発明は静電保護回路に関し、入力段の素子のゲートを
抵抗器を介して電源ライン、接地ライン及び素子の出力
端に接続することにより、静電気による急激な電位の上
昇に対しても良好に素子のゲートの保護が行われるよう
にするものである。
抵抗器を介して電源ライン、接地ライン及び素子の出力
端に接続することにより、静電気による急激な電位の上
昇に対しても良好に素子のゲートの保護が行われるよう
にするものである。
例えばＩＣにおいて、外部と接続される端子に静電気等
による大幅な電位変動が印加されると、ＩＣの内部の回
路が破壊されるおそれがある。そこで従来は、例えば第
３図に示すように、端子（３１）と回路（３２）の入力
端との間に高抵抗値の抵抗器（３３〉を設けることによ
り、電位変動時の応答を遅くして、回路（３２）を保護
することが考えられた。
による大幅な電位変動が印加されると、ＩＣの内部の回
路が破壊されるおそれがある。そこで従来は、例えば第
３図に示すように、端子（３１）と回路（３２）の入力
端との間に高抵抗値の抵抗器（３３〉を設けることによ
り、電位変動時の応答を遅くして、回路（３２）を保護
することが考えられた。
しかしながらこのようにした場合には、電位の変化に対
する応答が遅いことから、信号に対する周波数特性が悪
くなり、回路（３２）に供給される信号に劣化を生じて
しまう。
する応答が遅いことから、信号に対する周波数特性が悪
くなり、回路（３２）に供給される信号に劣化を生じて
しまう。
これに対して本願発明者は、先にこのような問題を解決
した保護回路を提案したく実開昭６１４４８５３号公報
参照） すなわち第４図に示すように端子（４１）からの信号路
が抵抗器（４２）を介して回路（４３）に接続されると
共に、この信号路にＭＯＳ）ランジスタ（４４）（４５
）からなるダイオードを介して電源ＶＤＤＩ ＶＳＳ
の端子が接続される。
した保護回路を提案したく実開昭６１４４８５３号公報
参照） すなわち第４図に示すように端子（４１）からの信号路
が抵抗器（４２）を介して回路（４３）に接続されると
共に、この信号路にＭＯＳ）ランジスタ（４４）（４５
）からなるダイオードを介して電源ＶＤＤＩ ＶＳＳ
の端子が接続される。
従って上述の回路において、回路（４３）の入力端■の
電位が高くなると、トランジスタ（４４）によるダイオ
ードが逆方向になり、ソースの境界の空乏層の電位勾配
が急峻になって、このソースとドレインとの間が逆導電
する。これによって回路（４３）にかかる電圧はこの逆
導通電圧Ｂ Ｖｓｏ （Ｖｃ ＝ ０）以下に制限され
る。また■の電圧が低くなると、トランジスタ（４５）
が逆導通し、上述と同様にして■の電圧は−ＢＶｓｎ以
下にならなくなる。
電位が高くなると、トランジスタ（４４）によるダイオ
ードが逆方向になり、ソースの境界の空乏層の電位勾配
が急峻になって、このソースとドレインとの間が逆導電
する。これによって回路（４３）にかかる電圧はこの逆
導通電圧Ｂ Ｖｓｏ （Ｖｃ ＝ ０）以下に制限され
る。また■の電圧が低くなると、トランジスタ（４５）
が逆導通し、上述と同様にして■の電圧は−ＢＶｓｎ以
下にならなくなる。
ところが上述の回路において、静電気等によってトラン
ジスタ（４４） （４５）が破壊されるおそれがある。
ジスタ（４４） （４５）が破壊されるおそれがある。
その場合には端子（４１）からの信号が回路（４３）へ
伝えられなくなったり、また破壊された後は保護回路と
しての効果が失われてしまうおそれがあった。
伝えられなくなったり、また破壊された後は保護回路と
しての効果が失われてしまうおそれがあった。
この出願はこのような点に鑑みてなされたものである。
本発明は、外部接続端子（１）に接続される素子（２１
＞ （２２）の入力ゲートに対して、この入力ゲートを
第１の抵抗器（３）を介して電源ラインに接続し、上記
入力ゲートを第２の抵抗器（４）を介して接地ラインに
接続し、上記入力ゲートを第３の抵抗器（５）を介して
上記素子の出力端子に接続するようにしたことを特徴と
する静電保護回路である。
＞ （２２）の入力ゲートに対して、この入力ゲートを
第１の抵抗器（３）を介して電源ラインに接続し、上記
入力ゲートを第２の抵抗器（４）を介して接地ラインに
接続し、上記入力ゲートを第３の抵抗器（５）を介して
上記素子の出力端子に接続するようにしたことを特徴と
する静電保護回路である。
これによれば、外部接続端子に接続される素子の入力ゲ
ートをそれぞれ抵抗器を介して電源・接地及び素子の出
力端子に接続しているので、接続端子の急激な電位の変
化は抵抗器を介して電源・接地に吸収され、静電気等に
よって素子のゲートが破壊されるのを防止することがで
きる。
ートをそれぞれ抵抗器を介して電源・接地及び素子の出
力端子に接続しているので、接続端子の急激な電位の変
化は抵抗器を介して電源・接地に吸収され、静電気等に
よって素子のゲートが破壊されるのを防止することがで
きる。
第１図において、（１）は外部接続端子であって、この
端子（１）は内部の回路（２）を構成する素子（ＭＯＳ
トランジスタ） （２１） （２２）のゲートに接続さ
れる。
端子（１）は内部の回路（２）を構成する素子（ＭＯＳ
トランジスタ） （２１） （２２）のゲートに接続さ
れる。
この素子（２１） （２２）の入力ゲートが抵抗器（３
）を介して電源ＶＩｌ［ｌの端子に接続され、また素子
（２１） （２２）の入力ゲートが抵抗器（４）を介し
て接地ＶＨ５の端子に接続され、さらに素子（２１）
（２２）の入力ゲートが抵抗器（５）を介して回路（２
）の次段（２３）に接続される素子（２１） （２２）
の出力端子に接続される。
）を介して電源ＶＩｌ［ｌの端子に接続され、また素子
（２１） （２２）の入力ゲートが抵抗器（４）を介し
て接地ＶＨ５の端子に接続され、さらに素子（２１）
（２２）の入力ゲートが抵抗器（５）を介して回路（２
）の次段（２３）に接続される素子（２１） （２２）
の出力端子に接続される。
そしてこの場合に、ＩＣ内においては抵抗器は例えばド
ープドポリシリコンで形成され、これに対してＭＯＳ）
ランジスタのゲートは酸化膜で形成されることから、抵
抗器（３）〜（５）の抵抗器Ｒ，〜Ｒ３は素子（２１＞
（２２）のゲートのインピーダンスより必ず小さくさ
れ、このため端子（１）に印加される急激な電位変化は
抵抗器を流されて、素子のゲートが破壊されることがな
い。
ープドポリシリコンで形成され、これに対してＭＯＳ）
ランジスタのゲートは酸化膜で形成されることから、抵
抗器（３）〜（５）の抵抗器Ｒ，〜Ｒ３は素子（２１＞
（２２）のゲートのインピーダンスより必ず小さくさ
れ、このため端子（１）に印加される急激な電位変化は
抵抗器を流されて、素子のゲートが破壊されることがな
い。
なお上述のように、抵抗器（３）〜（５）の抵抗値Ｒ。
〜Ｒ３はＩＣの特性によって制限され、その範囲で大き
い程よいが、その最低値は例えば上述の回路のように素
子（２１） （２２）がインバータを形成している場合
には、その等価回路は第２図に示すようになり、この回
路で とされ、−力投計上、Ｖｏｕｔ ”０．２ ＶＤＤとす
れば、Ｒ２の最低値はｒ。０丁の５倍以上必要になる。
い程よいが、その最低値は例えば上述の回路のように素
子（２１） （２２）がインバータを形成している場合
には、その等価回路は第２図に示すようになり、この回
路で とされ、−力投計上、Ｖｏｕｔ ”０．２ ＶＤＤとす
れば、Ｒ２の最低値はｒ。０丁の５倍以上必要になる。
こうしてこの回路によれば、外部接続端子に接続される
素子の入力ゲートをそれぞれ抵抗器を介して電源・接地
及び素子の出力端子に接続しているので、接続端子の急
激な電位の変化は抵抗器を介して電源・接地に吸収され
、静電気等によって素子のゲートが破壊されるのを防止
することができるものである。
素子の入力ゲートをそれぞれ抵抗器を介して電源・接地
及び素子の出力端子に接続しているので、接続端子の急
激な電位の変化は抵抗器を介して電源・接地に吸収され
、静電気等によって素子のゲートが破壊されるのを防止
することができるものである。
さらに上述の回路において、入力ゲートと接続端子との
間に従来の技術で述べたダイオード回路を併用してもよ
い。
間に従来の技術で述べたダイオード回路を併用してもよ
い。
この発明によれば、外部接続端子に接続される素子の入
力ゲートをそれぞれ抵抗器を介して電源・接地及び素子
の出力端子に接続しているので、接続端子の急激な電位
の変化は抵抗器を介して電源・接地に吸収され、静電気
等によって素子のゲートが破壊されるのを防止すること
ができるようになった。
力ゲートをそれぞれ抵抗器を介して電源・接地及び素子
の出力端子に接続しているので、接続端子の急激な電位
の変化は抵抗器を介して電源・接地に吸収され、静電気
等によって素子のゲートが破壊されるのを防止すること
ができるようになった。
第１図は本発明の一例の構成図、第２図はその説明のた
めの図、第３図、第４図は従来の技術の説明のための図
である。 ＜１）は外部接続端子、〔２）は回路、（３）〜（５）
は抵抗器、（２１） （２２）は素子である。 代 理 人 松 隈 秀 盛 第１ 第２
めの図、第３図、第４図は従来の技術の説明のための図
である。 ＜１）は外部接続端子、〔２）は回路、（３）〜（５）
は抵抗器、（２１） （２２）は素子である。 代 理 人 松 隈 秀 盛 第１ 第２
Claims (1)
- 【特許請求の範囲】 外部接続端子に接続される素子の入力ゲートに対して、 この入力ゲートを第１の抵抗器を介して電源ラインに接
続し、 上記入力ゲートを第２の抵抗器を介して接地ラインに接
続し、 上記入力ゲートを第３の抵抗器を介して上記素子の出力
端子に接続するようにしたことを特徴とする静電保護回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021176A JPH02202053A (ja) | 1989-01-31 | 1989-01-31 | 静電保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021176A JPH02202053A (ja) | 1989-01-31 | 1989-01-31 | 静電保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02202053A true JPH02202053A (ja) | 1990-08-10 |
Family
ID=12047624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1021176A Pending JPH02202053A (ja) | 1989-01-31 | 1989-01-31 | 静電保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02202053A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118305A (en) * | 1996-09-12 | 2000-09-12 | Nec Corporation | Semiconductor integrated circuit capable of preventing breakdown of a gate oxide film |
-
1989
- 1989-01-31 JP JP1021176A patent/JPH02202053A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118305A (en) * | 1996-09-12 | 2000-09-12 | Nec Corporation | Semiconductor integrated circuit capable of preventing breakdown of a gate oxide film |
| KR100283972B1 (ko) * | 1996-09-12 | 2001-03-02 | 가네꼬 히사시 | 반도체 집적 회로 |
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