JPH01278771A - 半導体集積回路の入力保護装置 - Google Patents
半導体集積回路の入力保護装置Info
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- JPH01278771A JPH01278771A JP63109671A JP10967188A JPH01278771A JP H01278771 A JPH01278771 A JP H01278771A JP 63109671 A JP63109671 A JP 63109671A JP 10967188 A JP10967188 A JP 10967188A JP H01278771 A JPH01278771 A JP H01278771A
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- JP
- Japan
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- channel transistor
- input terminal
- integrated circuit
- gate
- protection device
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000001681 protective effect Effects 0.000 title 1
- 239000000758 substrate Substances 0.000 claims description 4
- 230000005611 electricity Effects 0.000 abstract description 7
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- 238000000034 method Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
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- 230000002427 irreversible effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路の静電破壊保護を目的とする
入力保護装置に関し、特にＣＭＯ３集積回路の入力保護
装置に関する。
入力保護装置に関し、特にＣＭＯ３集積回路の入力保護
装置に関する。
従来、この種の半導体集積回路の入力保護装置は第５図
に示すように、ＶＣＣとＶＳＳ間に第１のＮチャネルト
ランジスタつと第２のＮチャネルトランジスタ１０（Ｎ
型半導体基板のＰウェルに設けられている）を直列に接
続したものであり、第１と第２のＮチャネルトランジス
タの節点を入力端子１と内部回路の初段のＭＯＳトラン
ジスタのゲート間に接続し、第１と第２のＮチャネルト
ランジスタのゲートをＶｓｓに接地した構造となってい
た。
に示すように、ＶＣＣとＶＳＳ間に第１のＮチャネルト
ランジスタつと第２のＮチャネルトランジスタ１０（Ｎ
型半導体基板のＰウェルに設けられている）を直列に接
続したものであり、第１と第２のＮチャネルトランジス
タの節点を入力端子１と内部回路の初段のＭＯＳトラン
ジスタのゲート間に接続し、第１と第２のＮチャネルト
ランジスタのゲートをＶｓｓに接地した構造となってい
た。
静電気が入力端子１から入力すると、その静電気の電圧
が入力保護装置のＮチャネルトランジスタ９，１０の閾
値を超えていた場合導通を始め、Ｖｓｓに放電をする。
が入力保護装置のＮチャネルトランジスタ９，１０の閾
値を超えていた場合導通を始め、Ｖｓｓに放電をする。
ところが、人体などからの放電による静電気は突発的な
高電圧である為に、本来の入力保護装置がバイポーラ動
作をする（Ｎ”領域−Ｐウェル−Ｎ型半導体基板からな
るトランジスタが導通する）前に、Ｎチャネルトランジ
スタのＮ＋領領域Ｐウェルとの接合面にその耐圧以上の
電圧が加わりジャンクション界面の一番弱い部分に集中
し、破壊することにより回復性のない漏れ不良を起こす
。あるいは入力端子と入力保護装置を接続する配線が高
電圧による電界集中の為に溶断を起こし電気的な絶縁状
態を引き起こすという欠点があった。
高電圧である為に、本来の入力保護装置がバイポーラ動
作をする（Ｎ”領域−Ｐウェル−Ｎ型半導体基板からな
るトランジスタが導通する）前に、Ｎチャネルトランジ
スタのＮ＋領領域Ｐウェルとの接合面にその耐圧以上の
電圧が加わりジャンクション界面の一番弱い部分に集中
し、破壊することにより回復性のない漏れ不良を起こす
。あるいは入力端子と入力保護装置を接続する配線が高
電圧による電界集中の為に溶断を起こし電気的な絶縁状
態を引き起こすという欠点があった。
本発明の半導体集積回路の入力保護装置は、Ｎ型半導体
基板のＰウェルに設けられた第１．第２のＮチャネルト
ランジスタを直列接続して第１゜第２の電源端子間に挿
入してなる半導木矢ＨＢ路の入力保護装置において、前
記第１．第２のＮチャネルトランジスタの節点と入力端
子間にインダクタンス素子を挿入し、前記第１のＮチャ
ネルトランジスタのゲートと前記入力端子及び前記第２
の電源端子との間にそれぞれ容量素子及び抵抗素子を挿
入したというものである。
基板のＰウェルに設けられた第１．第２のＮチャネルト
ランジスタを直列接続して第１゜第２の電源端子間に挿
入してなる半導木矢ＨＢ路の入力保護装置において、前
記第１．第２のＮチャネルトランジスタの節点と入力端
子間にインダクタンス素子を挿入し、前記第１のＮチャ
ネルトランジスタのゲートと前記入力端子及び前記第２
の電源端子との間にそれぞれ容量素子及び抵抗素子を挿
入したというものである。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は第１の実施例のレイアウト図であり、第２図は
同じく等価回路図である。
同じく等価回路図である。
入力端子１と第１．第２のＮチャネルトランジスタの節
点との間にインダクタンス素子３を入れる。第１のＮチ
ャネルトランジスタ１０のドレインは第１の電源端子Ｖ
ＣＣに接続されている。このインダクタンス素子は細い
ｌ？配線を蛇行させたものとし、例えば幅３μｍで配線
長３００μｍ程度のＡｅ配線を間隔５μｍで３回蛇行さ
せる。又ＶＳＳ配線６から第１のＮチャネルトランジス
タ９のゲート９ｇと第２のＮチャネルトランジスタ１０
のゲート１０□までの接続をそれぞれ多結晶シリコンか
らなる抵抗素子８−２．８−１により行ない第１と第２
のＮチャネルトランジスタのゲートを接地端子Ｖｓｓ（
第２の電源端子）よりも高電位にした。更に第１のＮチ
ャネルトランジスタのゲート９ｇの延長であるゲート多
結晶シリコン膜と、入力端子１と接続したＮ１型拡散層
１１との重なり部分からなるＭＯ３容量素子を入力端子
１と第１のＮチャネルトランジスタのゲート９８間の第
１の容量素子２としている。
点との間にインダクタンス素子３を入れる。第１のＮチ
ャネルトランジスタ１０のドレインは第１の電源端子Ｖ
ＣＣに接続されている。このインダクタンス素子は細い
ｌ？配線を蛇行させたものとし、例えば幅３μｍで配線
長３００μｍ程度のＡｅ配線を間隔５μｍで３回蛇行さ
せる。又ＶＳＳ配線６から第１のＮチャネルトランジス
タ９のゲート９ｇと第２のＮチャネルトランジスタ１０
のゲート１０□までの接続をそれぞれ多結晶シリコンか
らなる抵抗素子８−２．８−１により行ない第１と第２
のＮチャネルトランジスタのゲートを接地端子Ｖｓｓ（
第２の電源端子）よりも高電位にした。更に第１のＮチ
ャネルトランジスタのゲート９ｇの延長であるゲート多
結晶シリコン膜と、入力端子１と接続したＮ１型拡散層
１１との重なり部分からなるＭＯ３容量素子を入力端子
１と第１のＮチャネルトランジスタのゲート９８間の第
１の容量素子２としている。
第３図は本発明の第２の実施例のレイアウト図で、第４
図はその等価回路図である。
図はその等価回路図である。
この実施例は第１の実施例を基に更に、第２のＮチャネ
ルトランジスタのゲート１０．と入力端子との間に第１
の容量素子２−１と同様な第２の容量素子２−２を入れ
たものである。第１の容量素子と第２の容量素子の２つ
の容量素子をつけることにより、第１の実施例よりも更
に静電破壊保護効果の高い入力保護装置となっている。
ルトランジスタのゲート１０．と入力端子との間に第１
の容量素子２−１と同様な第２の容量素子２−２を入れ
たものである。第１の容量素子と第２の容量素子の２つ
の容量素子をつけることにより、第１の実施例よりも更
に静電破壊保護効果の高い入力保護装置となっている。
以上説明したように本発明は入力保護装置のＮチャネル
トランジスタのゲートと入力端子間とに容量素子と抵抗
素子を入れることによりＮチャネルトランジスタのゲー
ト電位をＶ５３より高位にし、Ｎチャネルトランジスタ
の閾値を高くし、更に、入力端子と２つのＮチャネルト
ランジスタの節点間にインダクタンス素子を入れること
により、静電気のピーク電圧を遅らせ、閾値が高くなっ
たＮチャネルトランジスタをオン状態にしてから静電気
をトランジスタ電流として流すことが出来るので、静電
耐圧が向上する効果がある。
トランジスタのゲートと入力端子間とに容量素子と抵抗
素子を入れることによりＮチャネルトランジスタのゲー
ト電位をＶ５３より高位にし、Ｎチャネルトランジスタ
の閾値を高くし、更に、入力端子と２つのＮチャネルト
ランジスタの節点間にインダクタンス素子を入れること
により、静電気のピーク電圧を遅らせ、閾値が高くなっ
たＮチャネルトランジスタをオン状態にしてから静電気
をトランジスタ電流として流すことが出来るので、静電
耐圧が向上する効果がある。
第１図は本発明の第１の実施例のレイアウト図、第２図
は本発明の第１の実施例の等価回路図、第３図は本発明
の第２の実施例のレイアウト図、第４図は本発明の第２
の実施例の等価回路図、第５図は従来の半導体集積回路
の入力保護装置の等価回路図である。 １・・・入力端子、２−１・・・第１の容量素子、２−
２・・・第２の容量素子、３・・・インダクタンス素子
、４・・・ＶＣＣ配線、５・・・内部回路接続配線、６
・・・ＶＳＳ配線、７・・・Ｎ＋領領域８−１．８−２
・・・抵抗素子、９・・・第１のＮチャネルトランジス
タ、１０・・・第２のＮチャネルトランジスタ、１１・
・・Ｎ＋型型数散層
は本発明の第１の実施例の等価回路図、第３図は本発明
の第２の実施例のレイアウト図、第４図は本発明の第２
の実施例の等価回路図、第５図は従来の半導体集積回路
の入力保護装置の等価回路図である。 １・・・入力端子、２−１・・・第１の容量素子、２−
２・・・第２の容量素子、３・・・インダクタンス素子
、４・・・ＶＣＣ配線、５・・・内部回路接続配線、６
・・・ＶＳＳ配線、７・・・Ｎ＋領領域８−１．８−２
・・・抵抗素子、９・・・第１のＮチャネルトランジス
タ、１０・・・第２のＮチャネルトランジスタ、１１・
・・Ｎ＋型型数散層
Claims (1)
- Ｎ型半導体基板のＰウェルに設けられた第１、第２の
Ｎチャネルトランジスタを直列接続して第１、第２の電
源端子間に挿入してなる半導体集積回路の入力保護装置
において、前記第１、第２のＮチャネルトランジスタの
節点と入力端子間にインダクタンス素子を挿入し、前記
第１のＮチャネルトランジスタのゲートと前記入力端子
及び前記第２の電源端子との間にそれぞれ容量素子及び
抵抗素子を挿入したことを特徴とする半導体集積回路の
入力保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109671A JPH01278771A (ja) | 1988-05-02 | 1988-05-02 | 半導体集積回路の入力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109671A JPH01278771A (ja) | 1988-05-02 | 1988-05-02 | 半導体集積回路の入力保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01278771A true JPH01278771A (ja) | 1989-11-09 |
Family
ID=14516221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63109671A Pending JPH01278771A (ja) | 1988-05-02 | 1988-05-02 | 半導体集積回路の入力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01278771A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541442A (en) * | 1994-08-31 | 1996-07-30 | International Business Machines Corporation | Integrated compact capacitor-resistor/inductor configuration |
| US5650651A (en) * | 1994-11-15 | 1997-07-22 | Advanced Micro Devices, Inc. | Plasma damage reduction device for sub-half micron technology |
| KR100388226B1 (ko) * | 1998-03-30 | 2003-09-19 | 주식회사 하이닉스반도체 | 반도체집적회로의입력보호회로 |
-
1988
- 1988-05-02 JP JP63109671A patent/JPH01278771A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541442A (en) * | 1994-08-31 | 1996-07-30 | International Business Machines Corporation | Integrated compact capacitor-resistor/inductor configuration |
| US5650651A (en) * | 1994-11-15 | 1997-07-22 | Advanced Micro Devices, Inc. | Plasma damage reduction device for sub-half micron technology |
| KR100388226B1 (ko) * | 1998-03-30 | 2003-09-19 | 주식회사 하이닉스반도체 | 반도체집적회로의입력보호회로 |
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