JPH0314266A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0314266A JPH0314266A JP15162589A JP15162589A JPH0314266A JP H0314266 A JPH0314266 A JP H0314266A JP 15162589 A JP15162589 A JP 15162589A JP 15162589 A JP15162589 A JP 15162589A JP H0314266 A JPH0314266 A JP H0314266A
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- Japan
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- Pending
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- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000012535 impurity Substances 0.000 claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 10
- 230000003071 parasitic effect Effects 0.000 abstract description 10
- 229910052710 silicon Inorganic materials 0.000 abstract description 10
- 239000010703 silicon Substances 0.000 abstract description 10
- 238000000034 method Methods 0.000 abstract description 8
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- 230000006698 induction Effects 0.000 abstract 1
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にバイポーラ型半導
体集積回路に関する。
体集積回路に関する。
半導体集積回路（以下ＩＣと称す）の回路形式として、
これまで多種多様なものが考案されているが、特にディ
ジタル論理回路に用いる回路形式としてＴＴＬ回路、Ｅ
ＣＬ回路等が幅広く用いられており、近年のＩＣ製造技
術の飛躍的な進歩により素子及び配線の微細化が進めら
れ、高性能化が計られている。
これまで多種多様なものが考案されているが、特にディ
ジタル論理回路に用いる回路形式としてＴＴＬ回路、Ｅ
ＣＬ回路等が幅広く用いられており、近年のＩＣ製造技
術の飛躍的な進歩により素子及び配線の微細化が進めら
れ、高性能化が計られている。
このようなディジタル論理ＩＣの１つであるメモリ、ゲ
ートアレイ等のＩＣでは、論理情報を外部に取り出す為
の出力回路が複数個設けられているのが普通であり、そ
の出力回路の同時オン動作（複数個の出力回路が同時に
“Ｈ″ルベルらＬ″”レベルへ反転することにより接地
線にノイズが誘起されることが知られている。すなわち
、同時オン動作によって、出力回路を構成する出力トラ
ンジスタに流れる過渡電流とＩＣの接地線に付加されて
いる寄生インダクタンスの効果とから接地線電位のアン
ターシュートが増加し、同一接地線に接続されている出
力回路の“′Ｌ″レヘルがら”Ｉｔルヘルノ＼の反転時
の遅延時間か増大しなり、同一接地線に接続されている
入力回路の入力しきい値電圧かずｈて誤動作に至るなと
といっな問題か生しる。
ートアレイ等のＩＣでは、論理情報を外部に取り出す為
の出力回路が複数個設けられているのが普通であり、そ
の出力回路の同時オン動作（複数個の出力回路が同時に
“Ｈ″ルベルらＬ″”レベルへ反転することにより接地
線にノイズが誘起されることが知られている。すなわち
、同時オン動作によって、出力回路を構成する出力トラ
ンジスタに流れる過渡電流とＩＣの接地線に付加されて
いる寄生インダクタンスの効果とから接地線電位のアン
ターシュートが増加し、同一接地線に接続されている出
力回路の“′Ｌ″レヘルがら”Ｉｔルヘルノ＼の反転時
の遅延時間か増大しなり、同一接地線に接続されている
入力回路の入力しきい値電圧かずｈて誤動作に至るなと
といっな問題か生しる。
一般に、接地線電位のアンターシュート量ΔＶＧＮＤは
、接地線に付加される寄生インタフタンスを１−７．同
時オン動作をする出力回路をＮ、出力回路を流れる過渡
的な電流変化量をｄ ｉ ｏ ／ ｄ ｔとすると、 Ａ＼ＶＧＮｏ ”” ｌ−、（ｄｉｏ／ｃａｔ）
Ｎて表わすことかできる。△ＶＧＮＤを小さくする為の
方法として、寄生インタフタンスＬを小さくする等の措
置が当えられているか、それも限界かあり、寧ろ回路の
動作速度の高速化に伴なうｄｉ’。
、接地線に付加される寄生インタフタンスを１−７．同
時オン動作をする出力回路をＮ、出力回路を流れる過渡
的な電流変化量をｄ ｉ ｏ ／ ｄ ｔとすると、 Ａ＼ＶＧＮｏ ”” ｌ−、（ｄｉｏ／ｃａｔ）
Ｎて表わすことかできる。△ＶＧＮＤを小さくする為の
方法として、寄生インタフタンスＬを小さくする等の措
置が当えられているか、それも限界かあり、寧ろ回路の
動作速度の高速化に伴なうｄｉ’。
／ｄｔの増大や、ＩＣに要求される機能面での理由から
生じる出力回路数の増加とも相俟ってこの様な接地線に
誘起されるノイズ（以下ＧＮＤＮイノと称ず）の問題は
、ティシタル論理ＩＣにとって避（すて通れないものと
なっている。
生じる出力回路数の増加とも相俟ってこの様な接地線に
誘起されるノイズ（以下ＧＮＤＮイノと称ず）の問題は
、ティシタル論理ＩＣにとって避（すて通れないものと
なっている。
以上述べた様なＩＣ内部の動作によって発生ずるＧＮＤ
Ｎイノに対する対策の−っとして、ＩＣの電源端子とＧ
ＮＤ （接地）端子との間に数ＣμＦ〕〜数百ＣμＦ〕
のバイパスコンデンサを接続してＧＮＤノイズ量を軽減
させるといった方法か試みられているが、コンデンサの
２つの＠極に接続されている金属のり−１へ線のインタ
フタンス成分も無視できなくなり、反ってノイズ量を増
加させてしまうといった問題や、ＩＣパッケージの小型
化に伴なって、外部端子にコンデンサを接続することが
困難になってきているといった問題か生じている。
Ｎイノに対する対策の−っとして、ＩＣの電源端子とＧ
ＮＤ （接地）端子との間に数ＣμＦ〕〜数百ＣμＦ〕
のバイパスコンデンサを接続してＧＮＤノイズ量を軽減
させるといった方法か試みられているが、コンデンサの
２つの＠極に接続されている金属のり−１へ線のインタ
フタンス成分も無視できなくなり、反ってノイズ量を増
加させてしまうといった問題や、ＩＣパッケージの小型
化に伴なって、外部端子にコンデンサを接続することが
困難になってきているといった問題か生じている。
第２図は従来の半導体集積回路の一例の断面図である。
ｐ型シリコン基板１に高濃度のｎ＋型埋込層３を設け、
その北に低濃度のｎ型層４をエピタキシャル法で成長さ
せ、このｎ型層４内にｐ型抵抗領域５を形成し、この両
端から金属電極７を取り出して抵抗素子とする。
その北に低濃度のｎ型層４をエピタキシャル法で成長さ
せ、このｎ型層４内にｐ型抵抗領域５を形成し、この両
端から金属電極７を取り出して抵抗素子とする。
このような抵抗素子を有するＩＣにおいて、そのｐ型シ
リコン基板１はＩＣのＧＮＤ端子に、ｎ型層４及びｒｌ
＋埋込層３はＩＣの電源端子８に接続されているから、
ＩＣの動作時において、ｎ＋型埋込層３には１）型シリ
コン基板１に対し数ポルト程度の電圧か印加されている
ことになる。この逆バイアスにより１１ ”型埋込層３
とｐ型シリコン基板１との接合面に生じる空乏層が広が
って基板Ｉ＼の漏れ電流を防ぐのと同時にの空乏層の空
間電荷により埋込層と基板間か寄生容量として作用する
。 第３図にエピタキシャル層Ｃ，、埋込層Ｃ２、半導
体基板Ｓ各領域における不純物濃度の分布と、埋込層と
基板との接合面に生じる空乏層幅Ｘを示す。
リコン基板１はＩＣのＧＮＤ端子に、ｎ型層４及びｒｌ
＋埋込層３はＩＣの電源端子８に接続されているから、
ＩＣの動作時において、ｎ＋型埋込層３には１）型シリ
コン基板１に対し数ポルト程度の電圧か印加されている
ことになる。この逆バイアスにより１１ ”型埋込層３
とｐ型シリコン基板１との接合面に生じる空乏層が広が
って基板Ｉ＼の漏れ電流を防ぐのと同時にの空乏層の空
間電荷により埋込層と基板間か寄生容量として作用する
。 第３図にエピタキシャル層Ｃ，、埋込層Ｃ２、半導
体基板Ｓ各領域における不純物濃度の分布と、埋込層と
基板との接合面に生じる空乏層幅Ｘを示す。
空乏層幅Ｘはｐｎ整合而面ｊを中心としてｎ＋型埋込層
３及びｐ型半導体基板側に電荷量の積がつり合う様に点
×Ａ、ＸＤ迄広がり、Ｘ＝ＸＡ−１−ＸＤとなる。
３及びｐ型半導体基板側に電荷量の積がつり合う様に点
×Ａ、ＸＤ迄広がり、Ｘ＝ＸＡ−１−ＸＤとなる。
一般に、ｎ型埋込層の不純物濃度か高いためＸＡは小さ
く、不純物濃度の比較的低いｐ型半導体基板側のＸＤは
ＸＡに比へ非常に大きくなる。
く、不純物濃度の比較的低いｐ型半導体基板側のＸＤは
ＸＡに比へ非常に大きくなる。
従って、埋込層と半導体基板との間の寄生容量は、はと
んど基板側の空乏暦法がり幅で決まると考えて良い。こ
の寄生容量は、第２図に示すＩＣにおいては、電源（最
高電位）とＧＮＤ（最低電位）との間に接続されたコン
デンサと等価であり、バイパスコンデンサとしての作用
が可能である。
んど基板側の空乏暦法がり幅で決まると考えて良い。こ
の寄生容量は、第２図に示すＩＣにおいては、電源（最
高電位）とＧＮＤ（最低電位）との間に接続されたコン
デンサと等価であり、バイパスコンデンサとしての作用
が可能である。
上述した従来型のＩＣでは、ＩＣ内部の動作によって誘
起されるＧＮＤノイズに対し、外部の電源と、Ｇ Ｎ
Ｄ端子との間にバイパスコンデンサを接続してノイズ量
を軽減させることができるが、接続上の種々の制限から
生じる上述した様な問題によりその効果が充分得られな
１いという欠点かある。
起されるＧＮＤノイズに対し、外部の電源と、Ｇ Ｎ
Ｄ端子との間にバイパスコンデンサを接続してノイズ量
を軽減させることができるが、接続上の種々の制限から
生じる上述した様な問題によりその効果が充分得られな
１いという欠点かある。
本発明の半導体集積回路は、一導電型半導体基板に設け
られ前記半導体基板の不純物濃度よりも高不純物濃度の
一導電型埋込層と、前記一導電型埋込層の上に該埋込層
に接して設けられた相対的に高不純物濃度の逆導電型埋
込層と、前記逆導電型埋込層を含む前記半導体基板上に
形成された相対的に低不純物濃度の逆導電型半導体層と
、該逆導電型半導体層内に設けられた一導電型抵抗領域
とを含んで構成される。
られ前記半導体基板の不純物濃度よりも高不純物濃度の
一導電型埋込層と、前記一導電型埋込層の上に該埋込層
に接して設けられた相対的に高不純物濃度の逆導電型埋
込層と、前記逆導電型埋込層を含む前記半導体基板上に
形成された相対的に低不純物濃度の逆導電型半導体層と
、該逆導電型半導体層内に設けられた一導電型抵抗領域
とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の断面図である。
ｐ型シリコン基板１にｐ＋＋埋込層２を深く設け、更に
その上にｎ＋＋埋込層３を設ける。表面にｎ型層４をエ
ピタキシャル法で形成し、局所酸化法（Ｌ、 ＯＣＯＳ
法）でフィールド酸化膜６を形成する。ｎ型層４の表面
にｐ型抵抗領域５を設ける。酸化膜９を設け、窓あけし
て金属電極７、電源端子８を設ける。
その上にｎ＋＋埋込層３を設ける。表面にｎ型層４をエ
ピタキシャル法で形成し、局所酸化法（Ｌ、 ＯＣＯＳ
法）でフィールド酸化膜６を形成する。ｎ型層４の表面
にｐ型抵抗領域５を設ける。酸化膜９を設け、窓あけし
て金属電極７、電源端子８を設ける。
このように構成された半導体装置において、ｎ＋＋埋込
層３とｐ型シリコン基板１との間に逆バイアスを印加し
て動作させる時、ｎ＋＋埋込層３とｐ型シリコン基板と
の間のｐｎ接合での空乏層の広かりは、接合点Ｘｊより
埋込層側への幅ＸＡは第３図に示す従来例と変らないか
、基板側への幅ＸＤは不純物濃度の高いｐ＋＋埋込層２
か存在する為に第３図に示す従来例より小さくなる。従
って、全体の空乏層幅Ｘ＝ＸＡ ＋ｘ、は減少し、ｎ＋
＋埋込層３とｐ型シリコン基板］との間の寄生容量は増
大することになる。
層３とｐ型シリコン基板１との間に逆バイアスを印加し
て動作させる時、ｎ＋＋埋込層３とｐ型シリコン基板と
の間のｐｎ接合での空乏層の広かりは、接合点Ｘｊより
埋込層側への幅ＸＡは第３図に示す従来例と変らないか
、基板側への幅ＸＤは不純物濃度の高いｐ＋＋埋込層２
か存在する為に第３図に示す従来例より小さくなる。従
って、全体の空乏層幅Ｘ＝ＸＡ ＋ｘ、は減少し、ｎ＋
＋埋込層３とｐ型シリコン基板］との間の寄生容量は増
大することになる。
抵抗領域５は、特別な場合を除き、そのｎ型半導体領域
（ｎ型層４及びｎ＋＋埋込層３）を電源に接続している
から個々の領域における寄生容量の総和が電源端子とＧ
ＮＤ端子間に接続されるバイパスコンデンザとして作用
することになるので、ＩＣ内部の動作によって発生する
ＧＮＤノイズ量の軽減に対し有効な手段となる。
（ｎ型層４及びｎ＋＋埋込層３）を電源に接続している
から個々の領域における寄生容量の総和が電源端子とＧ
ＮＤ端子間に接続されるバイパスコンデンザとして作用
することになるので、ＩＣ内部の動作によって発生する
ＧＮＤノイズ量の軽減に対し有効な手段となる。
上記実施例ではｐ型半導体基板にｐ＋＋埋込層４をエピ
タキシャル法で形成したが、ｐ型半導体基板上にｐ＋型
層をエピタキシャル成長させてｐ＋型型埋埋込層代りと
し、このエピタキシャル成長させたｐ＋型層にｎ′″型
埋込層を形成してこの上にｎ型層をエピタキシャル法で
形成し、このｎ型層にｐ型抵抗領域を作っても良い。
タキシャル法で形成したが、ｐ型半導体基板上にｐ＋型
層をエピタキシャル成長させてｐ＋型型埋埋込層代りと
し、このエピタキシャル成長させたｐ＋型層にｎ′″型
埋込層を形成してこの上にｎ型層をエピタキシャル法で
形成し、このｎ型層にｐ型抵抗領域を作っても良い。
以上説明したように、本発明は、ｎ型埋込層とｐ型半導
体基板との間に逆バイアスを印加して動作させることに
より得られる寄生容量を増大させるようにしたのて、電
源と接地端子との間のバイパスコンテンサとして有効に
作用する為、ＩＣ内部の動作により発生する接地線誘起
ノイズ量を軽減できるという効果がある。
体基板との間に逆バイアスを印加して動作させることに
より得られる寄生容量を増大させるようにしたのて、電
源と接地端子との間のバイパスコンテンサとして有効に
作用する為、ＩＣ内部の動作により発生する接地線誘起
ノイズ量を軽減できるという効果がある。
体基板。
第１図は本発明の一実施例の断面図、第２図は従来の半
導体集積回路の一例の断面図、第３図は従来の半導体集
積回路における垂直方向深さと不純物濃度との関係の一
例を示す濃度分布図である。 １・・ｐ型シリコン基板、２・ ｐ＋＋埋込層、３・・
ｎ″埋込層、４・・ｎ型層、５・・・ｐ型抵抗領域、６
・・・フィール１〜酸化膜、７・・・金属電極、８・・
・電源端子、９・・酸化膜、Ｃ１・・ｎ型半導体層（エ
ピタキシャル層）、Ｃ２・ｎ＋＋込層、Ｓ・・・ｐ型半
導 １０ 墓 １ 図 特開平３ １４２６６ （４） ！直方向圧ゴ
導体集積回路の一例の断面図、第３図は従来の半導体集
積回路における垂直方向深さと不純物濃度との関係の一
例を示す濃度分布図である。 １・・ｐ型シリコン基板、２・ ｐ＋＋埋込層、３・・
ｎ″埋込層、４・・ｎ型層、５・・・ｐ型抵抗領域、６
・・・フィール１〜酸化膜、７・・・金属電極、８・・
・電源端子、９・・酸化膜、Ｃ１・・ｎ型半導体層（エ
ピタキシャル層）、Ｃ２・ｎ＋＋込層、Ｓ・・・ｐ型半
導 １０ 墓 １ 図 特開平３ １４２６６ （４） ！直方向圧ゴ
Claims (1)
- 一導電型半導体基板に設けられ前記半導体基板の不純物
濃度よりも高不純物濃度の一導電型埋込層と、前記一導
電型埋込層の上に該埋込層に接して設けられた相対的に
高不純物濃度の逆導電型埋込層と、前記逆導電型埋込層
を含む前記半導体基板上に形成された相対的に低不純物
濃度の逆導電型半導体層と、該逆導電型半導体層内に設
けられた一導電型抵抗領域とを含むことを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15162589A JPH0314266A (ja) | 1989-06-13 | 1989-06-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15162589A JPH0314266A (ja) | 1989-06-13 | 1989-06-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0314266A true JPH0314266A (ja) | 1991-01-22 |
Family
ID=15522635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15162589A Pending JPH0314266A (ja) | 1989-06-13 | 1989-06-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0314266A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2003075353A1 (ja) * | 2002-03-01 | 2005-06-30 | サンケン電気株式会社 | 半導体素子 |
-
1989
- 1989-06-13 JP JP15162589A patent/JPH0314266A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2003075353A1 (ja) * | 2002-03-01 | 2005-06-30 | サンケン電気株式会社 | 半導体素子 |
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