JP2742230B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2742230B2 JP2742230B2 JP7013124A JP1312495A JP2742230B2 JP 2742230 B2 JP2742230 B2 JP 2742230B2 JP 7013124 A JP7013124 A JP 7013124A JP 1312495 A JP1312495 A JP 1312495A JP 2742230 B2 JP2742230 B2 JP 2742230B2
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- Japan
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- diffusion region
- gate electrode
- well
- drain diffusion
- semiconductor device
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関する。
【０００２】
【従来の技術】従来のディプレッション・トランジスタ
を形成する半導体装置の一公知例が、図３（ａ）、
（ｂ）および（ｃ）に示されている。図３（ａ）は平面
図（上面図）であり、図３（ｂ）および（ｃ）は、それ
ぞれ図３（ａ）におけるＡ線およびＢ線に対応する断面
図Ａおよび断面図Ｂを示している。図３に示されるよう
に、本従来例は、ゲート電極１と、ソース拡散領域（Ｎ
+）２と、ゲート電極１に共有されるドレイン拡散領域
（Ｎ+）３と、チャネル・ストッパーの動作をするＰウ
ェル拡散領域５と、最下層に配置されるＰ型基板６と、
フィールド領域８と、フィールド酸化膜９とを備えて構
成されており、Ｐウェル拡散領域５は、フィールド酸化
膜９の直下に配置されている。図３に示される半導体装
置の構造は、ドレイン拡散領域を共有することにより、
面積の低減を図る方法として一般的に用いられている構
成である。なお、図３（ａ）においては、図面が輻湊し
て見難くなるために、Ｐウェル拡散領域５、Ｐ型基板６
およびフィールド酸化膜９の記載は省略されている。
を形成する半導体装置の一公知例が、図３（ａ）、
（ｂ）および（ｃ）に示されている。図３（ａ）は平面
図（上面図）であり、図３（ｂ）および（ｃ）は、それ
ぞれ図３（ａ）におけるＡ線およびＢ線に対応する断面
図Ａおよび断面図Ｂを示している。図３に示されるよう
に、本従来例は、ゲート電極１と、ソース拡散領域（Ｎ
+）２と、ゲート電極１に共有されるドレイン拡散領域
（Ｎ+）３と、チャネル・ストッパーの動作をするＰウ
ェル拡散領域５と、最下層に配置されるＰ型基板６と、
フィールド領域８と、フィールド酸化膜９とを備えて構
成されており、Ｐウェル拡散領域５は、フィールド酸化
膜９の直下に配置されている。図３に示される半導体装
置の構造は、ドレイン拡散領域を共有することにより、
面積の低減を図る方法として一般的に用いられている構
成である。なお、図３（ａ）においては、図面が輻湊し
て見難くなるために、Ｐウェル拡散領域５、Ｐ型基板６
およびフィールド酸化膜９の記載は省略されている。
【０００３】従来のディプレッション・トランジスタの
構成は、図３（ｂ）に示される断面図Ａ、および図３
（ｃ）に示される断面図Ｂに明示されており、Ｐウェル
拡散領域５とドレイン拡散領域（Ｎ+）３との接合部、
およびＰ型基板６とドレイン拡散領域（Ｎ+）３との接
合部に、寄生ダイオードが形成されている。この寄生ダ
イオードは、キャリァ濃度が濃い領域ほどジャンクショ
ン耐圧が低いという性質があり、これにより、Ｐウェル
拡散領域５とドレイン拡散領域（Ｎ+）３のジャンクシ
ョンに電荷が集中し、静電破壊の要因となっている。
構成は、図３（ｂ）に示される断面図Ａ、および図３
（ｃ）に示される断面図Ｂに明示されており、Ｐウェル
拡散領域５とドレイン拡散領域（Ｎ+）３との接合部、
およびＰ型基板６とドレイン拡散領域（Ｎ+）３との接
合部に、寄生ダイオードが形成されている。この寄生ダ
イオードは、キャリァ濃度が濃い領域ほどジャンクショ
ン耐圧が低いという性質があり、これにより、Ｐウェル
拡散領域５とドレイン拡散領域（Ｎ+）３のジャンクシ
ョンに電荷が集中し、静電破壊の要因となっている。
【０００４】また、近年におけるＩＣ（集積回路）の高
集積化および高速化が一段と進展する過程において、フ
ィールド領域８の表面のチタンシリサイド化が、今やプ
ロセスの必須条件となってきている。このチタンシリサ
イド化されていないプロセスにおいては、静電破壊耐量
はゲート電極１とコンタクトとの距離に比例している
が、チタンシリサイド化されたトランジスタにおいて
は、フィールド領域８の抵抗率が著しく低いために、フ
ィールド領域における電荷分散に対して静電破壊耐量の
向上を求めることは不可能であり、トランジスタ自体の
構成に依存しているジャンクション耐圧またはパンチス
ルー電圧のばらつきによる電荷の集中が起り易く、静電
破壊耐量が低下しているのが実情である。
集積化および高速化が一段と進展する過程において、フ
ィールド領域８の表面のチタンシリサイド化が、今やプ
ロセスの必須条件となってきている。このチタンシリサ
イド化されていないプロセスにおいては、静電破壊耐量
はゲート電極１とコンタクトとの距離に比例している
が、チタンシリサイド化されたトランジスタにおいて
は、フィールド領域８の抵抗率が著しく低いために、フ
ィールド領域における電荷分散に対して静電破壊耐量の
向上を求めることは不可能であり、トランジスタ自体の
構成に依存しているジャンクション耐圧またはパンチス
ルー電圧のばらつきによる電荷の集中が起り易く、静電
破壊耐量が低下しているのが実情である。
【０００５】上述した従来の半導体装置により構成され
るディプレッション・トランジスタにおいては、図３
（ｃ）の断面図Ｂに示されるように、形成される前記寄
生ダイオードに対して電荷の量が分散されるが、キャリ
ア濃度の差異により、Ｐウェル拡散領域５とドレイン拡
散領域（Ｎ+）３のジャンクションに電荷が集中して、
これにより静電破壊耐量の基準が満足されないという問
題がある。この解決策としては、図４（ａ）および
（ｂ）の他の従来例（図４（ａ）は平面図、図４（ｂ）
はＡ線に対応する断面図）に示されるように、Ｐウェル
拡散領域５とドレイン拡散領域３とのジャンクションを
排除して、ドレイン拡散領域３のジャンクションに対し
てキャリア濃度を均一化し、電荷の集中を回避する方法
が用いられている。しかしながら、この従来例において
は、ゲート酸化膜４の直下に濃度の薄いＰ型基板６が配
置されているために、ゲート酸化膜４とＰ型基板６との
ジャンクション部分において反転層が形成され、これに
より、ソース拡散領域（Ｎ+）２とドレイン拡散領域
（Ｎ+）３との間で、リーク電流が発生する状態とな
る。
るディプレッション・トランジスタにおいては、図３
（ｃ）の断面図Ｂに示されるように、形成される前記寄
生ダイオードに対して電荷の量が分散されるが、キャリ
ア濃度の差異により、Ｐウェル拡散領域５とドレイン拡
散領域（Ｎ+）３のジャンクションに電荷が集中して、
これにより静電破壊耐量の基準が満足されないという問
題がある。この解決策としては、図４（ａ）および
（ｂ）の他の従来例（図４（ａ）は平面図、図４（ｂ）
はＡ線に対応する断面図）に示されるように、Ｐウェル
拡散領域５とドレイン拡散領域３とのジャンクションを
排除して、ドレイン拡散領域３のジャンクションに対し
てキャリア濃度を均一化し、電荷の集中を回避する方法
が用いられている。しかしながら、この従来例において
は、ゲート酸化膜４の直下に濃度の薄いＰ型基板６が配
置されているために、ゲート酸化膜４とＰ型基板６との
ジャンクション部分において反転層が形成され、これに
より、ソース拡散領域（Ｎ+）２とドレイン拡散領域
（Ｎ+）３との間で、リーク電流が発生する状態とな
る。
【０００６】また、近年においては、ディプレッション
・トランジスタは、インターフェース用バッファとして
よく用いられている。例えば、３Ｖ電源５Ｖ耐圧のイン
ターフェースとしては、図５に一例が示されるように、
内部回路（図示されない）に接続される出力バッファ１
０の出力が、ディプレッション・トランジスタ１１を介
して外部端子１３に接続されている。そして更に、静電
破壊耐量を向上させるために、保護素子として、ＶＴ２
トランジスタ１２も外部端子１３に接続されている。こ
の場合における、インターフェース用バッファの静電破
壊耐量は、保護素子のＶＴ２トランジスタ１２の耐圧
と、ディプレッション・トランジスタ１１の耐圧とのバ
ランスによって決めらていれる。
・トランジスタは、インターフェース用バッファとして
よく用いられている。例えば、３Ｖ電源５Ｖ耐圧のイン
ターフェースとしては、図５に一例が示されるように、
内部回路（図示されない）に接続される出力バッファ１
０の出力が、ディプレッション・トランジスタ１１を介
して外部端子１３に接続されている。そして更に、静電
破壊耐量を向上させるために、保護素子として、ＶＴ２
トランジスタ１２も外部端子１３に接続されている。こ
の場合における、インターフェース用バッファの静電破
壊耐量は、保護素子のＶＴ２トランジスタ１２の耐圧
と、ディプレッション・トランジスタ１１の耐圧とのバ
ランスによって決めらていれる。
【０００７】
【発明が解決しようとする課題】上述した従来のディプ
レッション・トランジスタを構成する半導体装置におい
ては、形成される寄生ダイオードに対して電荷の量が分
散されるが、キャリア濃度の差異により、Ｐウェル拡散
領域とドレイン拡散領域（Ｎ+ ）のジャンクションに電
荷が集中し、これにより静電破壊耐量の基準が満足され
ないという欠点がある。
レッション・トランジスタを構成する半導体装置におい
ては、形成される寄生ダイオードに対して電荷の量が分
散されるが、キャリア濃度の差異により、Ｐウェル拡散
領域とドレイン拡散領域（Ｎ+ ）のジャンクションに電
荷が集中し、これにより静電破壊耐量の基準が満足され
ないという欠点がある。
【０００８】また、上記の解決策として、Ｐウェル拡散
領域とドレイン拡散領域とのジャンクションを排除し、
ドレイン拡散領域のジャンクションに対してキャリア濃
度を均一化して電荷の集中を回避する場合には、ゲート
酸化膜の直下の濃度の薄いＰ型基板により、ゲート酸化
膜とＰ型基板とのジャンクションに反転層が形成され、
ソース拡散領域（Ｎ+）とドレイン拡散領域（Ｎ+）との
間でリーク電流が発生するという欠点がある。
領域とドレイン拡散領域とのジャンクションを排除し、
ドレイン拡散領域のジャンクションに対してキャリア濃
度を均一化して電荷の集中を回避する場合には、ゲート
酸化膜の直下の濃度の薄いＰ型基板により、ゲート酸化
膜とＰ型基板とのジャンクションに反転層が形成され、
ソース拡散領域（Ｎ+）とドレイン拡散領域（Ｎ+）との
間でリーク電流が発生するという欠点がある。
【０００９】更にまた、ディプレッション・トランジス
タを、出力バッファおよびＶＴ２トランジスタととも
に、インターフェース用バッファとして用いる場合に
は、当該インターフェース用バッファの静電破壊耐量
は、保護素子のＶＴ２トランジスタの耐圧と、ディプレ
ッション・トランジスタの耐圧とのバランスによって決
められるが、ＶＴ２トランジスタおよびディプレッショ
ン・トランジスタのそれぞれの耐圧特性に関する制約に
より、実際には前記インターフェース用バッファとして
の静電破壊基準を満足させることができないという欠点
がある。
タを、出力バッファおよびＶＴ２トランジスタととも
に、インターフェース用バッファとして用いる場合に
は、当該インターフェース用バッファの静電破壊耐量
は、保護素子のＶＴ２トランジスタの耐圧と、ディプレ
ッション・トランジスタの耐圧とのバランスによって決
められるが、ＶＴ２トランジスタおよびディプレッショ
ン・トランジスタのそれぞれの耐圧特性に関する制約に
より、実際には前記インターフェース用バッファとして
の静電破壊基準を満足させることができないという欠点
がある。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
第１および第２のＮ +ソース拡散領域と、共有のＮ +ドレ
イン拡散領域と、前記第１および前記第２のＮ +ソース
拡散領域と前記Ｎ +ドレイン拡散領域の間に互いに平行
状態で形成される第１および第２のゲート電極とを有す
る半導体装置において、前記第１および前記第２のゲー
ト電極のそれぞれの両端部が、前記Ｎ + ドレイン拡散領
域およびＰウェル拡散領域の境界部において互いに対応
する他方の前記ゲート電極の先端部が対向するようにコ
の字状に折り曲げて形成され、かつそれぞれの対向する
前記先端部側の前記ゲート電極と前記境界部の前記Ｎ +
ドレイン拡散領域と前記Ｐウェル拡散領域とにオーバラ
ップするあらかじめ定めた所定の範囲に、前記Ｎ + ドレ
イン拡散領域よりも濃度の薄いＮウェルがドーピングさ
れて前記所定範囲内の前記第１および前記第２のゲート
電極直下に前記Ｎウェルの埋め込み拡散領域を有するこ
とを特徴とする。
第１および第２のＮ +ソース拡散領域と、共有のＮ +ドレ
イン拡散領域と、前記第１および前記第２のＮ +ソース
拡散領域と前記Ｎ +ドレイン拡散領域の間に互いに平行
状態で形成される第１および第２のゲート電極とを有す
る半導体装置において、前記第１および前記第２のゲー
ト電極のそれぞれの両端部が、前記Ｎ + ドレイン拡散領
域およびＰウェル拡散領域の境界部において互いに対応
する他方の前記ゲート電極の先端部が対向するようにコ
の字状に折り曲げて形成され、かつそれぞれの対向する
前記先端部側の前記ゲート電極と前記境界部の前記Ｎ +
ドレイン拡散領域と前記Ｐウェル拡散領域とにオーバラ
ップするあらかじめ定めた所定の範囲に、前記Ｎ + ドレ
イン拡散領域よりも濃度の薄いＮウェルがドーピングさ
れて前記所定範囲内の前記第１および前記第２のゲート
電極直下に前記Ｎウェルの埋め込み拡散領域を有するこ
とを特徴とする。
【００１１】また、前記ゲート電極の前記先端部の幅方
向にオーバラップする前記Ｎウェル拡散領域の長さを前
記先端部のゲート電極幅よりも短く設定することができ
る。
向にオーバラップする前記Ｎウェル拡散領域の長さを前
記先端部のゲート電極幅よりも短く設定することができ
る。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１（ａ）、（ｂ）および（ｃ）は、本発
明の第１の実施例の構成図であり、図１（ａ）は平面図
（上面図）を示し、図１（ｂ）および（ｃ）は、それぞ
れ図１（ａ）におけるＡ線およびＢ線に対応する断面図
Ａおよび断面図Ｂを示している。なお、本実施例は、図
３に示される従来例に対する改善例であり、ゲート電極
１と、ソース拡散領域（Ｎ+ ）２と、ゲート電極１に共
有されるドレイン拡散領域（Ｎ+ ）３と、ゲート酸化膜
４と、チャネル・ストッパーの動作をするＰウェル拡散
領域５と、最下層に配置されるＰ型基盤６と、Ｎウェル
拡散領域７と、フィールド領域８と、フィールド酸化膜
９とを備えて構成されており、Ｐウェル拡散領域５は、
フィールド酸化膜９の直下に配置されている。なお、図
１（ａ）においては、図面が輻湊して見難くなるため
に、ゲート酸化膜４、Ｐウェル拡散領域５、Ｐ型基盤６
およびフィールド酸化膜９の記載は省略されている。
明の第１の実施例の構成図であり、図１（ａ）は平面図
（上面図）を示し、図１（ｂ）および（ｃ）は、それぞ
れ図１（ａ）におけるＡ線およびＢ線に対応する断面図
Ａおよび断面図Ｂを示している。なお、本実施例は、図
３に示される従来例に対する改善例であり、ゲート電極
１と、ソース拡散領域（Ｎ+ ）２と、ゲート電極１に共
有されるドレイン拡散領域（Ｎ+ ）３と、ゲート酸化膜
４と、チャネル・ストッパーの動作をするＰウェル拡散
領域５と、最下層に配置されるＰ型基盤６と、Ｎウェル
拡散領域７と、フィールド領域８と、フィールド酸化膜
９とを備えて構成されており、Ｐウェル拡散領域５は、
フィールド酸化膜９の直下に配置されている。なお、図
１（ａ）においては、図面が輻湊して見難くなるため
に、ゲート酸化膜４、Ｐウェル拡散領域５、Ｐ型基盤６
およびフィールド酸化膜９の記載は省略されている。
【００１４】本発明の特徴とするところは、図１に示さ
れるように、ゲート電極１の両端部が、それぞれフィー
ルド領域８の境界部において、共有されるドレイン拡散
領域３の方向に折り曲げられていることと、当該折り曲
げられているゲート電極１の両端部直下に、それぞれＮ
ウェル拡散領域７がドープされて設けられていることで
ある。これにより、図１（ｃ）に示されるように、ドレ
イン拡散領域３とＰウェル拡散領域５との直接的な接触
が回避されて、ドレイン拡散領域３とＰウェル拡散領域
５との間に集中する電荷を均等に分散することが可能と
なり、静電破壊耐量を向上させることができる。また、
このようにすることにより、リーク電流発生要因となる
作り込みを生じることもない。
れるように、ゲート電極１の両端部が、それぞれフィー
ルド領域８の境界部において、共有されるドレイン拡散
領域３の方向に折り曲げられていることと、当該折り曲
げられているゲート電極１の両端部直下に、それぞれＮ
ウェル拡散領域７がドープされて設けられていることで
ある。これにより、図１（ｃ）に示されるように、ドレ
イン拡散領域３とＰウェル拡散領域５との直接的な接触
が回避されて、ドレイン拡散領域３とＰウェル拡散領域
５との間に集中する電荷を均等に分散することが可能と
なり、静電破壊耐量を向上させることができる。また、
このようにすることにより、リーク電流発生要因となる
作り込みを生じることもない。
【００１５】図２（ａ）、（ｂ）および（ｃ）は、本発
明の第２の実施例の構成図であり、図２（ａ）は平面図
（上面図）を示し、図２（ｂ）および（ｃ）は、それぞ
れ図２（ａ）におけるＡ線およびＢ線に対応する断面図
Ａおよび断面図Ｂを示している。なお、本実施例は、前
述の第１の実施例の場合と同様に、ゲート電極１と、ソ
ース拡散領域（Ｎ+）２と、ゲート電極１に共有される
ドレイン拡散領域（Ｎ+）３と、ゲート酸化膜４と、チ
ャネル・ストッパーの動作をするＰウェル拡散領域５
と、最下層に配置されるＰ型基板６と、Ｎウェル拡散領
域７と、フィールド領域８と、フィールド酸化膜９とを
備えて構成されている。本実施例においても、第１の実
施例の場合と同様に、図２（ａ）においては、図面が輻
湊して見難くなるために、ゲート酸化膜４、Ｐウェル拡
散領域５、Ｐ型基板６およびフィールド酸化膜９の記載
は省略されている。
明の第２の実施例の構成図であり、図２（ａ）は平面図
（上面図）を示し、図２（ｂ）および（ｃ）は、それぞ
れ図２（ａ）におけるＡ線およびＢ線に対応する断面図
Ａおよび断面図Ｂを示している。なお、本実施例は、前
述の第１の実施例の場合と同様に、ゲート電極１と、ソ
ース拡散領域（Ｎ+）２と、ゲート電極１に共有される
ドレイン拡散領域（Ｎ+）３と、ゲート酸化膜４と、チ
ャネル・ストッパーの動作をするＰウェル拡散領域５
と、最下層に配置されるＰ型基板６と、Ｎウェル拡散領
域７と、フィールド領域８と、フィールド酸化膜９とを
備えて構成されている。本実施例においても、第１の実
施例の場合と同様に、図２（ａ）においては、図面が輻
湊して見難くなるために、ゲート酸化膜４、Ｐウェル拡
散領域５、Ｐ型基板６およびフィールド酸化膜９の記載
は省略されている。
【００１６】本実施例は、図２（ａ）に示されるよう
に、Ｎウェル拡散領域７を、折り曲げられたゲート電極
１よりも小さめの寸法に設定して構成した例であり、こ
のように構成することによっても、第１の実施例の場合
と同様に、ドレイン拡散領域３とＰウェル拡散領域５と
の直接的な接触が回避され、これらのドレイン拡散領域
３とＰウェル拡散領域５との間に集中する電荷を均等に
分散することができる。また、これによりリーク電流発
生要因となる作り込みを生じることもない。
に、Ｎウェル拡散領域７を、折り曲げられたゲート電極
１よりも小さめの寸法に設定して構成した例であり、こ
のように構成することによっても、第１の実施例の場合
と同様に、ドレイン拡散領域３とＰウェル拡散領域５と
の直接的な接触が回避され、これらのドレイン拡散領域
３とＰウェル拡散領域５との間に集中する電荷を均等に
分散することができる。また、これによりリーク電流発
生要因となる作り込みを生じることもない。
【００１７】
【発明の効果】以上説明したように、本発明は、ディプ
レッション・トランジスタに適用されて、ジャンクショ
ン耐圧が最も低いドレイン拡散領域とＰウェル拡散領域
との間の接触を排除することにより、これらの拡散領域
に集中する電荷を分散することが可能となり、当該ディ
プレッション・トランジスタの静電破壊耐量を改善する
ことができるとともに、ソース拡散領域と前記ドレイン
拡散領域との間のリーク電流を防止することができるい
う効果がある。
レッション・トランジスタに適用されて、ジャンクショ
ン耐圧が最も低いドレイン拡散領域とＰウェル拡散領域
との間の接触を排除することにより、これらの拡散領域
に集中する電荷を分散することが可能となり、当該ディ
プレッション・トランジスタの静電破壊耐量を改善する
ことができるとともに、ソース拡散領域と前記ドレイン
拡散領域との間のリーク電流を防止することができるい
う効果がある。
【００１８】また、ディプレッション・トランジスタを
インターフェース用バッファとして適用する場合に、静
電破壊耐量を向上させるための保護素子との耐圧の整合
性がとり易いという効果がある。
インターフェース用バッファとして適用する場合に、静
電破壊耐量を向上させるための保護素子との耐圧の整合
性がとり易いという効果がある。
【図１】本発明の第１の実施例を示す構成図である。
【図２】本発明の第２の実施例を示す構成図である。
【図３】従来例を示す構成図である。
【図４】他の従来例を示す構成図である。
【図５】インターフェース・バッファの回路例を示す図
である。
である。
１ ゲート電極 ２ ソース拡散領域（Ｎ+ ） ３ ドレイン拡散領域（Ｎ+ ） ４ ゲート酸化膜 ５ Ｐウェル拡散領域 ６ Ｐ型基盤 ７ Ｎウェル拡散領域 ８ フィールド領域 ９ フィールド酸化膜 １０ 出力バッファ １１ ディプレッション・トランジスタ １２ ＶＴ２トランジスタ １３ 外部端子
Claims (2)
- 【請求項１】 第１および第２のＮ +ソース拡散領域
と、共有のＮ +ドレイン拡散領域と、前記第１および前
記第２のＮ +ソース拡散領域と前記Ｎ +ドレイン拡散領域
の間に互いに平行状態で形成される第１および第２のゲ
ート電極とを有する半導体装置において、前記第１およ
び前記第２のゲート電極のそれぞれの両端部が、前記Ｎ
+ ドレイン拡散領域およびＰウェル拡散領域の境界部に
おいて互いに対応する他方の前記ゲート電極の先端部が
対向するようにコの字状に折り曲げて形成され、かつそ
れぞれの対向する前記先端部側の前記ゲート電極と前記
境界部の前記Ｎ + ドレイン拡散領域と前記Ｐウェル拡散
領域とにオーバラップするあらかじめ定めた所定の範囲
に、前記Ｎ + ドレイン拡散領域よりも濃度の薄いＮウェ
ルがドーピングされて前記所定範囲内の前記第１および
前記第２のゲート電極直下に前記Ｎウェルの埋め込み拡
散領域を有することを特徴とする半導体装置。 - 【請求項２】 前記ゲート電極の前記先端部の幅方向に
オーバラップする前記Ｎウェル拡散領域の長さを前記先
端部のゲート電極幅よりも短く設定する請求項１記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7013124A JP2742230B2 (ja) | 1995-01-30 | 1995-01-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7013124A JP2742230B2 (ja) | 1995-01-30 | 1995-01-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204020A JPH08204020A (ja) | 1996-08-09 |
| JP2742230B2 true JP2742230B2 (ja) | 1998-04-22 |
Family
ID=11824418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7013124A Expired - Lifetime JP2742230B2 (ja) | 1995-01-30 | 1995-01-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2742230B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102010005715B4 (de) | 2010-01-26 | 2016-10-20 | Austriamicrosystems Ag | Transistoranordnung als ESD-Schutzmaßnahme |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02102574A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | 半導体装置 |
| JPH0330476A (ja) * | 1989-06-28 | 1991-02-08 | Matsushita Electron Corp | Ｍｉｓトランジスタとこれを用いた保護回路 |
| JPH05136382A (ja) * | 1991-11-08 | 1993-06-01 | Nec Corp | 相補型ゲートアレイ |
-
1995
- 1995-01-30 JP JP7013124A patent/JP2742230B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08204020A (ja) | 1996-08-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971224 |