DE102010005715B4 - Transistoranordnung als ESD-Schutzmaßnahme - Google Patents

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Abstract

Transistoranordnung – mit einem Transistor (25), der eine als Drain vorgesehene Wanne (2) eines ersten Leitfähigkeitstyps und einen außerhalb der Wanne (2) angeordneten, als Source vorgesehenen dotierten Bereich (1) des ersten Leitfähigkeitstyps aufweist, und – mit einer weiteren Wanne (5) des ersten Leitfähigkeitstyps und einem außerhalb der weiteren Wanne (5) angeordneten dotierten Bereich (4) eines zu dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps, wobei – die Wannen (2, 5) und die dotierten Bereiche (1, 4) in einem Substrat (10) aus Halbleitermaterial des zweiten Leitfähigkeitstyps angeordnet sind, – der dotierte Bereich (4) des zweiten Leitfähigkeitstyps zwischen der weiteren Wanne (5) und dem dotierten Bereich (1) des ersten Leitfähigkeitstyps angeordnet ist, – die Wanne (2) und die weitere Wanne (5) elektrisch leitend miteinander verbunden sind und – zwischen dem dotierten Bereich (1) des ersten Leitfähigkeitstyps und der weiteren Wanne (5) ein derart geringer Abstand vorhanden ist und die Wanne (2) des Transistors eine derart niedrigere Dotierung aufweist als die weitere Wanne (5), dass ein durch die Wanne (2) des Transistors als Kollektor, das Substrat (10) als Basis und den dotierten Bereich (1) des ersten Leitfähigkeitstyps als Emitter gebildeter Bipolartransistor eine geringere Stromverstärkung aufweist als ein durch die weitere Wanne (5) als Kollektor, das Substrat (10) als Basis und den dotierten Bereich (1) des ersten Leitfähigkeitstyps als Emitter gebildeter Bipolartransistor.

Description

  • Die vorliegende Erfindung betrifft eine Anordnung mit einem Transistor, der gegen elektrostatische Entladung geschützt ist.
  • In elektronischen Schaltungen können Überspannungen infolge elektrostatischer Entladungen (ESD) auftreten, durch die die Bauelemente der Schaltung zerstört werden. Elektronische Schaltungen werden daher oft mit ESD-Schutzvorrichtungen versehen.
  • In der US 6 169 309 B1 ist ein Transistor mit hoher Durchbruchspannung und Überspannungsschutz beschrieben, der n+-dotierte Source- und Drainbereiche aufweist. Der Drainbereich ist in einer n-Wanne angeordnet. Eine weitere n-Wanne bildet einen Guardring. Außerhalb der weiteren n-Wanne ist ein p+-dotierter Bereich zwischen der weiteren n-Wanne und dem Drainbereich angeordnet. Die weitere n-Wanne und der Sourcebereich sind mit Masse verbunden. Ein Bipolartransistor, der durch die n-Wanne als Kollektor, den p+-dotierten Bereich als Basis und die weitere n-Wanne als Emitter gebildet wird, schützt den Transistor vor Überspannungen.
  • In der US 2006/0 255 411 A1 ist ein Bauelement mit einem LDMOS-Transistor und einer ESD-Schutzdiode, die den Transistor umgibt, beschrieben. Source und Drain des Transistors sind mit der Anode beziehungsweise Kathode der Diode verbunden. Die Anode der Diode grenzt auf der von Source abgewandten Seite an den Bodybereich des Transistors an. Ein kontaktierter n+-Bereich von Drain befindet sich in einer n-Wanne, und die Kathode der Diode befindet sich in einer weiteren n-Wanne. Die Durchbruchspannung des Transistors ist höher als die Durchbruchspannung der Diode.
  • In der US 5 751 042 A ist eine ESD-Schutzschaltung für zwei zueinander benachbarte n-Kanal-Bauelemente mit n+-Bereichen für Source und Drain beschrieben. Der Drain-n+-Bereich des ersten n-Kanal-Bauelementes ist mit einem positiven Anschluss einer Versorgungsspannung verbunden, und der Source-n+-Bereich des zweiten n-Kanal-Bauelementes ist mit einem negativen Anschluss der Versorgungsspannung verbunden. Der Drain-n+-Bereich des ersten n-Kanal-Bauelementes ist in einem Abstand von dem Source-n+-Bereich des zweiten n-Kanal-Bauelementes angeordnet und mit einem Feldoxidbereich isoliert. Eine n-leitende Wanne, die die Durchbruchspannung am pn-Übergang erhöht, überschneidet im Wesentlichen den Drain-n+-Bereich des ersten n-Kanal-Bauelementes und reicht bis zu dem Source-n+-Bereich des zweiten n-Kanal-Bauelementes. Die Wanne reicht tiefer in das Substrat hinein als die n+-Bereiche und besitzt eine geringere Dotierstoffkonzentration als die n+-Bereiche.
  • In dieser Schrift ist als weitere Möglichkeit die Anordnung eines p+-leitenden Guard-Rings zwischen dem Drain-n+-Bereich des ersten n-Kanal-Bauelementes und dem Source-n+-Bereich des zweiten n-Kanal-Bauelementes angegeben. Damit soll die Stromverstärkung des parasitären npn-Bipolartransistors, der zwischen den beiden n-Kanal-Bauelementen gebildet wird, verringert und ein so genannter Snap-Back, der von einer elektrostatischen Entladung ausgelöst werden kann, verhindert werden.
  • In der US 5 965 920 A ist eine Schutzschaltung mit einer Abfolge von npn-Transistoren beschrieben, die durch n+-Bereiche in einer p-Wanne gebildet sind. Die durch die pn-Übergänge zwischen der p-Wanne und einem betreffenden n+-Bereich gebildeten Dioden bilden Entladepfade zu einem VBB-Anschluss einer Substratspannung.
  • In der US 5 329 143 A ist eine ESD-Schutzschaltung beschrieben, bei der in einer p-Wanne vorhandene n+-Bereiche einen lateralen npn-Transistor bilden, der im Fall eines ESD-Ereignisses die Spannung über einen Guard-Ring gegen Masse kurzschließt. Der npn-Transistor ist durch den Guard-Ring von der Ausgangstreiberschaltung getrennt.
  • In der DE 10 2005 027 368 A1 ist eine Halbleiterschutzstruktur für den Fall einer elektrostatischen Entladung beschrieben. Die Schutzstruktur umfasst zwei Bipolartransistoren, die mit dotierten Bereichen gebildet sind, die als geschlossene ovale Bahnen geformt sind. Die Bipolartransistoren weisen dieselbe Dotierung des Basisgebietes auf und sind mithin beide vom npn-Typ oder vom pnp-Typ, können aber unterschiedliche Stromverstärkungen aufweisen.
  • Aufgabe der vorliegenden Erfindung ist es, anzugeben, wie ein Transistorbauelement wirkungsvoll vor Schäden durch Auftreten einer elektrostatischen Entladung geschützt werden kann.
  • Diese Aufgabe wird mit der Transistoranordnung mit den Merkmalen des Anspruchs 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
  • Bei der Transistoranordnung ist eine Diode zum Schutz vor ESD in der Nähe des Transistors angeordnet. Der Transistor umfasst eine dotierte Wanne eines ersten Leitfähigkeitstyps (n-leitend oder p-leitend) und mindestens einen außerhalb der Wanne angeordneten dotierten Bereich des ersten Leitfähigkeitstyps. Unter dem Leitfähigkeitstyp ist in der nachfolgenden Beschreibung und in den Ansprüchen jeweils nur n-leitend oder p-leitend, nicht aber die Höhe der Dotierung (Dotierstoffkonzentration) zu verstehen. Die Diode umfasst eine dotierte Wanne des ersten Leitfähigkeitstyps und mindestens einen außerhalb der Wanne angeordneten dotierten Bereich des zu dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps, das heißt, p-leitend, wenn die Wanne n-leitend ist, oder n-leitend, wenn die Wanne p-leitend ist. Der dotierte Bereich der Diode ist zwischen der Wanne der Diode und dem dotierten Bereich des Transistors angeordnet. Die Wanne des Transistors und die Wanne der Diode sind elektrisch leitend miteinander verbunden. Die Wanne des Transistors als Kollektor, der dotierte Bereich der Diode als Basis und der dotierte Bereich des Transistors als Emitter bilden einen parasitären, das heißt, nicht durch die Struktur des Transistors absichtlich gebildeten Bipolartransistor.
  • Die Wanne des Transistors ist mit einer niedrigeren Dotierung versehen als die Wanne der Diode. Zwischen dem dotierten Bereich des Transistors und der Wanne der Diode ist ein derart geringer Abstand vorhanden, dass der parasitäre Bipolartransistor aufgrund der unterschiedlichen Dotierungen der Wannen eine geringere Stromverstärkung aufweist als ein durch die Wanne der Diode als Kollektor, den dotierten Bereich der Diode als Basis und den dotierten Bereich des Transistors als Emitter gebildeter weiterer Bipolartransistor.
  • Falls in einem Transistorbauelement ohne Schutzdiode eine elektrostatische Entladung auftritt, die einen unerwünschten Stromfluss zwischen der Wanne des Transistors und dem umgebenden Halbleitermaterial hervorruft, kann bei den im Betrieb des Transistors angelegten Spannungen der parasitäre Bipolartransistor des Transistors aufgesteuert werden, und es tritt ein als Snap-Back bezeichneter drastischer Anstieg der Stromstärke auf, durch den der Transistor zerstört wird. Wegen der größeren Stromverstärkung des durch die Diode gebildeten weiteren parasitären Bipolartransistors bleibt die in dem Transistor auftretende Stromstärke jedoch begrenzt, und der Transistor wird vor Zerstörung geschützt. Um das zu erreichen, werden die Dotierstoffkonzentrationen in der Wanne des Transistors und in der Wanne der Diode sowie der Abstand zwischen dem Transistor und der Diode geeignet eingestellt.
  • Bei einem Ausführungsbeispiel der Transistoranordnung ist der erste Leitfähigkeitstyp n-leitend und der zweite Leitfähigkeitstyp p-leitend.
  • Die Wannen und die dotierten Bereiche der Diode und des Transistors sind in einem Substrat aus Halbleitermaterial des zweiten Leitfähigkeitstyps angeordnet.
  • Bei einem weiteren Ausführungsbeispiel sind über dem Substrat elektrisch leitende Anschlussverbindungen mit Anschlussleitern und Kontaktpads vorgesehen. Einer dieser Anschlussleiter ist auf einem Kontaktbereich der Wanne des Transistors und ein weiterer dieser Anschlussleiter ist auf einem Kontaktbereich der Wanne der Diode angeordnet.
  • Bei einem weiteren Ausführungsbeispiel sind die Anschlussleiter fingerförmig ausgebildet und parallel zueinander angeordnet, und die Anschlussverbindungen sind auf diese Weise kammartig miteinander verzahnt.
  • Die Wanne des Transistors ist als Drain und der dotierte Bereich des Transistors ist als Source vorgesehen.
  • Bei einem weiteren Ausführungsbeispiel weist der Transistor auf einer von dem dotierten Bereich abgewandten Seite der Wanne einen mit dem dotierten Bereich elektrisch leitend verbundenen weiteren dotierten Bereich des ersten Leitfähigkeitstyps auf. Der weitere dotierte Bereich ist ebenfalls außerhalb der Wanne angeordnet.
  • Bei einem weiteren Ausführungsbeispiel weist die Diode auf einer von dem dotierten Bereich abgewandten Seite der Wanne einen mit dem dotierten Bereich elektrisch leitend verbundenen weiteren dotierten Bereich des zweiten Leitfähigkeitstyps auf. Der weitere dotierte Bereich ist ebenfalls außerhalb der Wanne angeordnet.
  • Bei einem weiteren Ausführungsbeispiel ist auf der von der Diode abgewandten Seite des Transistors eine weitere Diode als Schutzdiode vorhanden, und die Anordnung des Transistors und der Dioden ist bezüglich einer durch die Wanne des Transistors verlaufenden Symmetrieebene spiegelsymmetrisch.
  • Bei einem weiteren Ausführungsbeispiel weist die Wanne der Diode eine Dotierung auf, die mindestens doppelt so hoch ist wie die Dotierung der Wanne des Transistors.
  • Der Transistor kann z. B. ein Hochvolt-NMOS-Transistor sein.
  • Es folgt eine genauere Beschreibung von Beispielen der Transistoranordnung anhand der beigefügten Figuren.
  • Die 1 zeigt einen Querschnitt eines Ausführungsbeispiels.
  • Die 2 zeigt eine Draufsicht auf das Ausführungsbeispiel gemäß der 1.
  • Die 3 zeigt ein zugehöriges Schaltungsschema.
  • Die 1 zeigt einen Querschnitt durch ein Ausführungsbeispiel der Transistoranordnung. In einem Substrat 10 aus Halbleitermaterial sind an einer Oberseite dotierte Wannen und dotierte Bereiche ausgebildet. Ein erster dotierter Bereich 1 des Transistors 25 besitzt einen ersten Leitfähigkeitstyp und ist zum Beispiel als Source des Transistors 25 vorgesehen. Eine dotierte Wanne 2 besitzt ebenfalls den ersten Leitfähigkeitstyp und ist zum Beispiel als Drain des Transistors 25 vorgesehen. Die dotierte Wanne 2 kann mit einem höher dotierten Kontaktbereich 20 versehen sein, mit dem ein ohmscher Kontakt für einen externen elektrischen Anschluss realisiert ist. Außerdem ist in dem dargestellten Ausführungsbeispiel ein weiterer dotierter Bereich 3 des ersten Leitfähigkeitstyps für Source des Transistors vorgesehen. Die dotierten Bereiche 1, 3 können über der Oberseite des Substrates 10 elektrisch leitend miteinander verbunden sein. Bei einem Ausführungsbeispiel können die dotierten Bereiche 1, 3 innerhalb des Substrates 10 einen zusammenhängenden dotierten Bereich bilden; die in dem Querschnitt der 1 dargestellten Schnittflächen der dotierten Bereiche 1, 3 sind auch bei diesem Ausführungsbeispiel voneinander getrennt.
  • Die dotierte Wanne 2 und die dotierten Bereiche 1, 3 für Source und Drain sind in Abständen zueinander angeordnet, so dass in dem Halbleitermaterial des Substrates 10 zwischen Source und Drain ein Kanalbereich vorgesehen ist, der im Betrieb des Transistors mit einer oberseitig angeordneten Gate-Elektrode 26 gesteuert werden kann. Zwischen der Gate-Elektrode 26 und dem Halbleitermaterial des Substrates 10 ist ein dünnes Gate-Dielektrikum angeordnet. In dem Querschnitt der 1 ist durch die Abmessungen der Gate-Elektrode 26 angedeutet, dass die dotierten Bereiche 1, 3 und der Kontaktbereich 20 selbstjustiert bezüglich der Gate-Elektrode 26 ausgebildet sein können.
  • Die als Schutzdiode vorgesehene Diode 23 wird durch eine dotierte Wanne 5 des ersten Leitfähigkeitstyps und durch einen dotierten Bereich 4 des zu dem ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps gebildet. Der dotierte Bereich 4 ist zwischen der Wanne 5 der Diode 23 und dem dotierten Bereich 1 des Transistors 25 angeordnet. Außerdem ist in dem dargestellten Ausführungsbeispiel ein weiterer dotierter Bereich 6 des zweiten Leitfähigkeitstyps für die Diode 23 vorgesehen. Die dotierten Bereiche 4, 6 können über der Oberseite des Substrates 10 und/oder innerhalb des Substrates 10 elektrisch leitend verbunden sein. Der erste Leitfähigkeitstyp kann insbesondere n-leitend und der zweite Leitfähigkeitstyp p-leitend sein. In diesem Fall bildet die Wanne 5 die Kathode der Diode, und die dotierten Bereiche 4, 6 bilden die Anode der Diode. Die dotierte Wanne 5 kann mit einem höher dotierten Kontaktbereich 50 versehen sein, mit dem ein ohmscher Kontakt für einen externen elektrischen Anschluss realisiert ist.
  • In der 1 sind schematisch eine erste Anschlussverbindung 7, eine zweite Anschlussverbindung 8 und eine dritte Anschlussverbindung 9 eingezeichnet. Diese Anschlussverbindungen 7, 8, 9 sind vorzugsweise auf oder über der Oberseite des Substrates 10 durch Leiterbahnen gebildet. Statt dessen oder zusätzlich hierzu können aber auch elektrisch leitende Verbindungen innerhalb des Halbleitermateriales des Substrates 10 durch entsprechend dotierte Bereiche ausgebildet sein.
  • In dem dargestellten Ausführungsbeispiel verbindet die erste Anschlussverbindung 7 die beiden dotierten Bereiche 4, 6 des zweiten Leitfähigkeitstyps der Diode 23 miteinander. Diese Anschlüsse können gleichzeitig als Substratkontakt vorgesehen sein, wenn das Substrat 10 zum Beispiel eine schwache Dotierung für den zweiten Leitfähigkeitstyp aufweist. Die zweite Anschlussverbindung 8 verbindet die dotierten Bereiche 1, 3 des Transistors, die als Source vorgesehen sind. Die dritte Anschlussverbindung 9 verbindet die als Drain vorgesehene Wanne 2 des Transistors 25 mit der Wanne 5 des ersten Leitfähigkeitstyps der Diode 23.
  • Die unterschiedlichen Leitfähigkeitstypen der Wannen 2, 5, der dotierten Bereiche 1, 3, 4, 6 und des Substrates 10 lassen parasitäre Bipolartransistoren in der Struktur des Bauelementes entstehen. Ein erster Bipolartransistor ist durch Source und Drain des Transistors 25 und das hierzu entgegengesetzt dotierte Halbleitermaterial des Substrates 10 und der Diode 23 gebildet. Die Wanne 2 ist der Kollektor und der dotierte Bereich 1 ist der Emitter dieses ersten parasitären Bipolartransistors; die Basis wird durch das entgegengesetzt zu Source und Drain dotierte Halbleitermaterial des Substrates 10 beziehungsweise durch die dotierten Bereiche 4, 6 des zweiten Leitfähigkeitstyps der Diode 23 gebildet. Ein zweiter parasitärer Bipolartransistor besitzt dieselbe Basis und denselben Emitter wie der erste parasitäre Bipolartransistor und als Kollektor die Wanne 5 des ersten Leitfähigkeitstyps der Diode 23. Da die Wanne 2 des Transistors 25 niedriger dotiert ist als die Wanne 5 der Diode 23, besitzt der erste parasitäre Bipolartransistor eine niedrigere Stromverstärkung als der zweite parasitäre Bipolartransistor, so dass im Fall des Auftretens einer Überspannung infolge einer elektrostatischen Entladung ein Strom hauptsächlich durch die Diode 23 fließt, während der durch den Transistor 25 fließende Strom nur eine geringe Stromstärke aufweist. Der Transistor 25 wird auf diese Weise geschützt.
  • Die Transistoranordnung kann symmetrisch sein und insbesondere eine Symmetrieebene S aufweisen, die mittig durch die Wanne 2 des Transistors 25 verläuft. In diesem Fall kann symmetrisch zu der Diode 23 auf der von der Diode 23 abgewandten Seite der Wanne 2 des Transistors eine weitere Diode 24 zum Schutz gegen das Einschalten eines parasitären Bipolartransistors des Transistors 25 angeordnet sein.
  • Die 2 zeigt eine Draufsicht, in der die Anordnung von Anschlussleitern, die die Anschlussverbindungen darstellen, erkennbar ist. Es sind ein erster Anschlussleiter 11, der den ersten dotierten Bereich 1 des Transistors 25 elektrisch leitend anschließt, ein zweiter Anschlussleiter 12 auf dem Kontaktbereich 20 für die Wanne 2 des Transistors 25, ein dritter Anschlussleiter 13 für den weiteren dotierten Bereich 3 des Transistors 25, ein vierter Anschlussleiter 14 für den ersten dotierten Bereich 4 der Diode 23, ein fünfter Anschlussleiter 15 auf dem Kontaktbereich 50 für die Wanne 5 der Diode 23 und ein sechster Anschlussleiter 16 für den weiteren dotierten Bereich 6 der Diode 23 sowie ein erstes Kontaktpad 17 der ersten Anschlussverbindung 7, ein zweites Kontaktpad 18 der zweiten Anschlussverbindung 8 und ein drittes Kontaktpad 19 der dritten Anschlussverbindung 9 vorhanden.
  • Die erste Anschlussverbindung 7 umfasst den vierten Anschlussleiter 14 und den sechsten Anschlussleiter 16, die einen elektrischen Anschluss der Diode 23 bilden, sowie das erste Kontaktpad 17, das insbesondere für externen elektrischen Anschluss vorgesehen sein kann. Die zweite Anschlussverbindung 8 umfasst den ersten Anschlussleiter 11 und den dritten Anschlussleiter 13, die in dem dargestellten Ausführungsbeispiel einen elektrischen Source-Anschluss des Transistors bilden, sowie das zweite Kontaktpad 18, das insbesondere für externen elektrischen Anschluss vorgesehen sein kann. Die dritte Anschlussverbindung 9 umfasst den zweiten Anschlussleiter 12, der in dem dargestellten Ausführungsbeispiel einen elektrischen Drain-Anschluss des Transistors bildet, den fünften Anschlussleiter 15, der den zweiten Anschluss der Diode bildet, sowie das dritte Kontaktpad 19, das insbesondere für externen elektrischen Anschluss vorgesehen sein kann. Der zweite Anschlussleiter 12 und der fünfte Anschlussleiter 15 bilden mittels der dritten Anschlussverbindung 9 eine elektrisch leitende Verbindung zwischen dem Drain-Bereich des Transistors 25 und dem Diodenanschluss desselben Leitfähigkeitstyps.
  • In der 2 sind noch die Schaltsymbole des ersten parasitären Bipolartransistors 21 und des zweiten parasitären Bipolartransistors 22 eingezeichnet. Die parasitären Bipolartransistoren 21, 22 werden durch die Anordnung der dotierten Wannen 2, 5 und Bereiche 1, 3, 4, 6 in dem Halbleitermaterial des Substrates 10 gebildet, wie bereits oben erläutert wurde. Die Kollektoren der parasitären Bipolartransistoren 21, 22 sind die Wanne 2 des Transistors und die Wanne 5 der Diode, die über die dritte Anschlussverbindung 9 und die zugehörigen Kontaktbereiche 20, 50 elektrisch leitend miteinander verbunden sind. Der gemeinsame Emitter der parasitären Bipolartransistoren 21, 22 ist der dotierte Bereich 1 des Transistors 25, und die gemeinsame Basis ist das Halbleitermaterial des zweiten Leitfähigkeitstyps des Substrates 10 beziehungsweise des dotierten Bereiches 4 der Diode 23.
  • Die 3 zeigt ein Schaltungsschema der Transistoranordnung. Die Diode 23 und der Transistor 25 sind über die Anschlussverbindungen 7, 8, 9 miteinander und mit den Kontaktpads 17, 18, 19 verbunden. Das Schaltbild der Diode entspricht einem Ausführungsbeispiel, bei dem der erste Leitfähigkeitstyp n-Leitung und der zweite Leitfähigkeitstyp p-Leitung ist. In der Schaltung können zwischen dem ersten Kontaktpad 17 und dem zweiten Kontaktpad 18 weitere Dioden 27 vorgesehen sein, die zum Beispiel außerhalb des Querschnitts der 1 in dem Substrat 10 ausgebildet sind. In dem Schaltungsschema der 3 entspricht die dritte Anschlussverbindung 9 den Kollektoranschlüssen der parasitären Bipolartransistoren 21, 22. Der gemeinsame Emitteranschluss der parasitären Bipolartransistoren 21, 22 wird durch die zweite Anschlussverbindung 8 gebildet.
  • Der Transistor 25 und die Diode 23 besitzen vorzugsweise fingerförmig ausgebildete Anschlüsse, die parallel zueinander angeordnet und kammartig miteinander verzahnt sind. Der Transistor 25 und die Diode 23 bilden somit gemeinsam einen Multikollektorbipolartransistor mit unterschiedlichen Stromverstärkungen. Hierbei können die dotierten Bereiche 1, 4, 6 und die Wanne 5 der Diode in der Reihenfolge, die in der 1 gezeigt ist, aufeinander folgend angeordnet sein und abwechselnd den ersten Leitfähigkeitstyp und den zweiten Leitfähigkeitstyp aufweisen. Bei dem beschriebenen Ausführungsbeispiel ist die Wanne 5 des ersten Leitfähigkeitstyps der Diode 23 zwischen dem dotierten Bereich 4 des zweiten Leitfähigkeitstyps der Diode 23 und einem weiteren dotierten Bereich 6 des zweiten Leitfähigkeitstyps der Diode 23 angeordnet.
  • Die Kathode der Diode und der Drain-Anschluss des Transistors können zum Beispiel mit einem IO-Anschluss verbunden sein, der insbesondere durch das dritte Kontaktpad 19 gebildet sein kann. Der Source-Anschluss kann zum Beispiel mit einem Masse-Anschluss verbunden sein, der insbesondere durch das zweite Kontaktpad 18 gebildet sein kann. Das Substrat und die Anode der Diode können zum Beispiel mit einem Anschluss der Versorgungsspannung verbunden sein, der als Substratanschluss vorgesehen ist.
  • Bei Auftreten einer Überspannung infolge einer elektrostatischen Entladung, die den Drain-Anschluss gegenüber dem Source-Anschluss positiv vorspannt, öffnen die beiden parasitären Bipolartransistoren. Aufgrund der dotierten Wanne 2 des Transistors ist die Stromverstärkung des ersten parasitären Bipolartransistors geringer als die Stromverstärkung des durch die Diode gebildeten zweiten parasitären Bipolartransistors. Eine Stromstärke, die einen so genannten Snap Back innerhalb des Transistors auslösen würde, wird folglich nicht erreicht. Die Diode schützt daher den Transistor vor einem Schaden infolge einer ESD. Damit wird auch die Resistenz der Transistoranordnung gegen Latch-up erhöht. Die besonders guten Schutzeigenschaften dieser Transistoranordnung resultieren aus der dichten Anordnung der dotierten Bereiche des Transistors und der Diode in Verbindung mit den unterschiedlichen Dotierstoffkonzentrationen der Wannen.
  • In einer geeigneten Ausgestaltung der Transistoranordnung ist die Dotierstoffkonzentration der Wanne der Diode doppelt so hoch wie die Dotierstoffkonzentration der Wanne des Transistors. Die Dotierstoffkonzentration der Wanne der Diode kann aber auch höher sein.
  • In einer Ausgestaltung der Transistoranordnung ist der Transistor ein Hochvolt-NMOS-Transistor.
  • Bezugszeichenliste
    • 1
    dotierter Bereich des Transistors
    2
    Wanne des Transistors
    3
    weiterer dotierter Bereich des Transistors
    4
    dotierter Bereich der Diode
    5
    Wanne der Diode
    6
    weiterer dotierter Bereich der Diode
    7
    erste Anschlussverbindung
    8
    zweite Anschlussverbindung
    9
    dritte Anschlussverbindung
    10
    Substrat
    11
    Anschlussleiter
    12
    Anschlussleiter
    13
    Anschlussleiter
    14
    Anschlussleiter
    15
    Anschlussleiter
    16
    Anschlussleiter
    17
    erstes Kontaktpad
    18
    zweites Kontaktpad
    19
    drittes Kontaktpad
    20
    Kontaktbereich
    21
    erster Bipolartransistor
    22
    zweiter Bipolartransistor
    23
    Diode
    24
    weitere Diode
    25
    Transistor
    26
    Gate-Elektrode
    27
    weitere Dioden
    50
    Kontaktbereich
    S
    Symmetrieebene

Claims (9)

  1. Transistoranordnung – mit einem Transistor (25), der eine als Drain vorgesehene Wanne (2) eines ersten Leitfähigkeitstyps und einen außerhalb der Wanne (2) angeordneten, als Source vorgesehenen dotierten Bereich (1) des ersten Leitfähigkeitstyps aufweist, und – mit einer weiteren Wanne (5) des ersten Leitfähigkeitstyps und einem außerhalb der weiteren Wanne (5) angeordneten dotierten Bereich (4) eines zu dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps, wobei – die Wannen (2, 5) und die dotierten Bereiche (1, 4) in einem Substrat (10) aus Halbleitermaterial des zweiten Leitfähigkeitstyps angeordnet sind, – der dotierte Bereich (4) des zweiten Leitfähigkeitstyps zwischen der weiteren Wanne (5) und dem dotierten Bereich (1) des ersten Leitfähigkeitstyps angeordnet ist, – die Wanne (2) und die weitere Wanne (5) elektrisch leitend miteinander verbunden sind und – zwischen dem dotierten Bereich (1) des ersten Leitfähigkeitstyps und der weiteren Wanne (5) ein derart geringer Abstand vorhanden ist und die Wanne (2) des Transistors eine derart niedrigere Dotierung aufweist als die weitere Wanne (5), dass ein durch die Wanne (2) des Transistors als Kollektor, das Substrat (10) als Basis und den dotierten Bereich (1) des ersten Leitfähigkeitstyps als Emitter gebildeter Bipolartransistor eine geringere Stromverstärkung aufweist als ein durch die weitere Wanne (5) als Kollektor, das Substrat (10) als Basis und den dotierten Bereich (1) des ersten Leitfähigkeitstyps als Emitter gebildeter Bipolartransistor.
  2. Transistoranordnung nach Anspruch 1, bei der der erste Leitfähigkeitstyp n-leitend und der zweite Leitfähigkeitstyp p-leitend ist.
  3. Transistoranordnung nach Anspruch 1 oder 2, bei der auf der von dem dotierten Bereich (4) des zweiten Leitfähigkeitstyps abgewandten Seite der weiteren Wanne (5) ein weiterer dotierter Bereich (6) des zweiten Leitfähigkeitstyps in dem Substrat (10) angeordnet ist.
  4. Transistoranordnung nach Anspruch 3, bei der die dotierten Bereiche (4, 6) des zweiten Leitfähigkeitstyps elektrisch leitend miteinander verbunden sind.
  5. Transistoranordnung nach einem der Ansprüche 1 bis 4, bei der über dem Substrat (10) elektrisch leitende Anschlussverbindungen (7, 8, 9) mit Anschlussleitern (11, 12, 13, 14, 15, 16) und Kontaktpads (17, 18, 19) ausgebildet sind und einer dieser Anschlussleiter (12) auf einem Kontaktbereich (20) der Wanne (2) des Transistors (25) und ein weiterer dieser Anschlussleiter (15) auf einem Kontaktbereich (50) der weiteren Wanne (5) angeordnet ist.
  6. Transistoranordnung nach Anspruch 5, bei der die Anschlussleiter (11, 12, 13, 14, 15, 16) fingerförmig ausgebildet und parallel zueinander angeordnet sind und die Anschlussverbindungen (7, 8, 9) auf diese Weise kammartig miteinander verzahnt sind.
  7. Transistoranordnung nach einem der Ansprüche 1 bis 6, bei der der Transistor (25) auf einer von dem dotierten Bereich (1) des ersten Leitfähigkeitstyps abgewandten Seite der Wanne (2) einen mit dem dotierten Bereich (1) des ersten Leitfähigkeitstyps elektrisch leitend verbundenen weiteren dotierten Bereich (3) des ersten Leitfähigkeitstyps aufweist.
  8. Transistoranordnung nach Anspruch 7, bei der auf einer von der weiteren Wanne (5) abgewandten Seite des Transistors (25) ebenfalls eine weitere Wanne des ersten Leitfähigkeitstyps vorhanden ist und die Anordnung des Transistors (25), der weiteren Wannen (5) und der dotierten Bereiche (1, 3, 4, 6) bezüglich einer durch die Wanne (2) des Transistors (25) verlaufenden Symmetrieebene (S) spiegelsymmetrisch ist.
  9. Transistoranordnung nach einem der Ansprüche 1 bis 8, bei der die weitere Wanne (5) eine Dotierung aufweist, die mindestens doppelt so hoch ist wie die Dotierung der Wanne (2) des Transistors.
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