CN108933120B - 半导体结构及其操作方法 - Google Patents
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Abstract
一种半导体结构，包括第一防护环与第二防护环。第一防护环位于基底中。第一防护环包括交替排列的多个第一掺杂区与多个第二掺杂区。第一掺杂区与第二掺杂区互为不同导电型。第二防护环位于第一防护环旁。第二防护环包括交替排列的多个第三掺杂区与多个第四掺杂区以及多个掩模层。各第三掺杂区对应于各第二掺杂区。各第四掺杂区对应于各第一掺杂区。第三掺杂区与第一掺杂区为相同导电型且交错配置。掩模层分别配置于第三掺杂区与第四掺杂区之间的基底上。
Description
技术领域
本发明涉及一种半导体结构及其操作方法，且特别涉及一种具备静电放电(ElectroStatic Discharge，ESD)保护能力的半导体结构及其操作方法。
背景技术
静电放电(ESD)是电荷在非导体或未接地的导体上累积后，经由放电路径，在短时间内快速移动放电的现象。静电放电会造成集成电路中的电路之损害。例如，人体、封装集成电路的机器或测试集成电路的仪器都是常见的带电体，当上述带电体与芯片接触时，即有可能向芯片放电。静电放电的瞬间功率可能造成芯片中的集成电路损坏或失效。
因为和现有的CMOS工艺兼容，延伸漏极金属氧化物半导体场效应晶体管(Extended Drain MOSFET，ED MOSFET)、横向双扩散金属氧化物半导体场效应晶体管(Lateral double-diffused MOSFET，LD MOSFET)以及减少表面电场(Reduced SurfaceField，RESURF)被广泛地应用在功率半导体元件(Power Semiconductor Device)中。在功率半导体元件领域中，具有低导通状态电阻(On-State Resistance)的MOS常被用来当作开关。然而，电流仅流经在低导通状态电阻的MOS表面，其使得ESD放电路径受到限制且不容易改善ESD效能。此外，具有高崩溃电压(Breakdown Voltage，BV)的MOS也具有较高的触发电压(Trigger Voltage)，其导致MOS损害的风险增高。在功率半导体元件领域中，上述两者考虑在改善静电放电保护的效能上是个极大的挑战。
发明内容
本发明提供一种具备静电放电保护能力的半导体结构及其操作方法，其可在一给定的芯片面积下，提升静电放电保护的效能。
本发明提供一种半导体结构，包括第一防护环与第二防护环。第一防护环位于基底中。第一防护环包括交替排列的多个第一掺杂区与多个第二掺杂区。第一掺杂区与第二掺杂区互为不同导电型。第二防护环位于第一防护环旁。第二防护环包括交替排列的多个第三掺杂区与多个第四掺杂区以及多个掩模层。各第三掺杂区对应于各第二掺杂区。各第四掺杂区对应于各第一掺杂区。第三掺杂区与第一掺杂区为相同导电型且交错配置。掩模层分别配置于第三掺杂区与第四掺杂区之间的基底上。
本发明提供一种半导体结构的操作方法，其步骤如下。将静电放电保护元件的一端通过半导体元件耦接至焊垫，并将静电放电保护元件的另一端耦接至接地端。静电放电保护元件包括相互并联的第一防护环、第二防护环以及第三防护环。当焊垫出现静电信号时，静电信号经由第一防护环、第二防护环以及第三防护环导通至接地端。
基于上述，本发明通过将相互并联的第一防护环、第二防护环以及第三防护环所构成的静电放电保护元件耦接至焊垫与接地端之间，并将半导体元件耦接至第二防护环。当焊垫出现静电信号时，静电信号可经由第一防护环、第二防护环以及第三防护环导通至接地端，以避免半导体元件(也即内部电路)损坏。因此，在不需要增加芯片面积下，本发明的半导体结构可提升静电放电保护的效能。另外，本发明通过将N型导电型掺杂区与P型导电型掺杂区交替配置，以形成更多的p/n接面，进而提升本发明的半导体结构的二次崩溃电流。
为让本发明的上述特征和优点能更明显易懂，下文特列举实施例，并配合所附附图作详细说明如下。
附图说明
图1是依照本发明一实施例的一种半导体结构的等效电路图。
图2至图5分别是依照本发明的第一至第四实施例所绘示的半导体结构的俯视示意图。
图6是依照本发明的第五实施例所绘示的半导体结构的俯视示意图。
图7A至图7E分别是图6的半导体结构的A-A’线、B-B’线、C-C’线、D-D’线以及E-E’线的剖面示意图。
图8至图12分别是依照本发明的第六至第十实施例所绘示的半导体结构的俯视示意图。
图13A是现有技术的半导体结构的ESD测试结果的电压电流图。
图13B是本发明的第二实施例的半导体结构的ESD测试结果的电压电流图。
【符号说明】
1、10a～10j：半导体结构
108：第一掩模层
108a：介电层
108b：导体层
118：第二掩模层
200、200a～200j：静电放电保护元件
208：掩模结构
210、210a～210j：第一防护环
212：第一阱区
214：第一掺杂区
214a、214b：子第一掺杂区
216：第二掺杂区
216a、216b：子第二掺杂区
220、220a～220j：第二防护环
222：第二阱区
224：第三掺杂区
224a、224b：子第三掺杂区
226：第四掺杂区
226a、226b：子第四掺杂区
230、230a～230j：第三防护环
232：第三阱区
233、234：第五掺杂区
234a、234b：子第五掺杂区
236：第六掺杂区
236a、236b：子第六掺杂区
242：第七掺杂区
244：距离
300：半导体元件
400：焊垫
D：漏极
G：栅极结构
S：源极
GND：接地端
L：长度
X、Y、Z：方向
具体实施方式
参照本实施例的附图以更全面地阐述本发明。然而，本发明也可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的元件，以下段落将不再一一赘述。
图1是依照本发明一实施例的一种半导体结构的等效电路图。
请参照图1，本实施例提供一种半导体结构1，其包括静电放电保护元件200以及半导体元件300。静电放电保护元件200位于半导体元件300与一接地端GND之间。详细地说，静电放电保护元件200包括相互并联的第一防护环210、第二防护环220以及第三防护环230，其中第二防护环220配置在第一防护环210与第三防护环230之间。静电放电保护元件200的一端经由半导体元件300电性连接至焊垫400；而静电放电保护元件200的另一端电性连接至接地端GND。具体来说，半导体元件300的漏极耦接至保护元件200；半导体元件300的源极耦接至另一个接地端GND或是其他晶体管(例如是NMOS晶体管)的漏极。
在本实施例中，静电放电保护元件200可在不影响半导体元件300(也即内部电路)正常操作的前提下，避免来自焊垫400的静电信号对半导体元件300造成损害。举例来说，当静电放电事件发生时，来自焊垫400的静电信号将会促使第一防护环210、第二防护环220以及第三防护环230导通至接地端GND。另一方面，当信号被供应至焊垫400时，半导体元件300将正常操作。
以下将根据不同实施例的半导体结构来说明。基本上，不同实施例的半导体结构的静电放电保护元件、半导体元件以及焊垫之间的配置类似图1的配置，以下实施例的不同之处在于：静电放电保护元件的防护环的配置的不同。
图2至图5分别是依照本发明的第一至第四实施例所绘示的半导体结构的俯视示意图。
请参照图2，第一实施例的半导体结构10a包括基底100、静电放电保护元件200a以及半导体元件300。静电放电保护元件200a以及半导体元件300位于基底100上。静电放电保护元件200a位于半导体元件300旁。详细地说，静电放电保护元件200a包括第一防护环210a、第二防护环220a以及第三防护环230a。第二防护环220a位于第一防护环210a与第三防护环230a之间。虽然图2所绘示的静电放电保护元件200a仅位于半导体元件300的一侧，但本发明不以此为限。在其他实施例中，静电放电保护元件200a也可位于半导体元件300的两侧，或者是围绕整个半导体元件300。
第一防护环210a包括具有P型导电型的第一阱区212、具有P型导电型的多个第一掺杂区214以及具有N型导电型的多个第二掺杂区216。第一掺杂区214与第二掺杂区216都位于第一阱区212中。第一掺杂区214与第二掺杂区216沿着Y方向交替排列。
第二防护环220a包括具有N型导电型的第二阱区222、具有P型导电型的多个第三掺杂区224、具有N型导电型的多个第四掺杂区226以及第一掩模层108。第三掺杂区224与第四掺杂区226都位于第二阱区222中。第三掺杂区224与第四掺杂区226沿着Y方向交替排列。值得注意的是，第三掺杂区224对应于第二掺杂区216；而第四掺杂区226对应于第一掺杂区214。也就是说，第三掺杂区224在YZ平面的正投影与第二掺杂区216在YZ平面的正投影重叠；而第四掺杂区226在YZ平面的正投影与第一掺杂区214在YZ平面的正投影重叠。从另一角度来说，第三掺杂区224与第一掺杂区214彼此交错配置且呈一锯齿状(zig-zag)排列。相似地，第四掺杂区226与第二掺杂区216也是彼此交错配置且呈一锯齿状排列。另外，第一掩模层108分别配置于第三掺杂区224与第四掺杂区226之间的基底100上。第一掩模层108可用以作为掺杂工艺的掩模，使得第三掺杂区224与第四掺杂区226精确地对准并形成在预定位置上，进而提升本实施例的半导体结构10a的ESD效能。
第三防护环230a包括P型导电型的第三阱区232以及具有P型导电型的第五掺杂区233。第五掺杂区233位于第三阱区232中，且沿着Y方向延伸。也就是说，第五掺杂区233在YZ平面的正投影与第三掺杂区224以及第四掺杂区226在YZ平面的正投影重叠。
另外，第一实施例的半导体结构10a还包括具有N型导电型的第七掺杂区242，其位于第一防护环210a与第二防护环220a之间。详细地说，第七掺杂区242位于第二阱区222中，且沿着Y方向延伸。在一实施例中，第七掺杂区242为电性浮置。
在本实施例中，半导体元件300可例如是欲保护的内部电路，以避免静电放电所造成的损坏。举例来说，半导体元件300包括延伸漏极金属氧化物半导体场效应晶体管(EDMOSFET)、横向双扩散金属氧化物半导体场效应晶体管(LD MOSFET)、轻掺杂漏极金属氧化物半导体场效应晶体管(Lighty doped drain MOSFET，LDD MOSFET)、双重扩散漏极金属氧化物半导体场效应晶体管(Double Diffusion Drain MOSFET，DDD MOSFET)或其组合。
请参照图3，基本上，第二实施例的半导体结构10b与第一实施例的半导体结构10a相似。上述两者不同之处在于：第二实施例的第一防护环210a包括两个子第二掺杂区216a、216b。两个子第二掺杂区216a、216b互为不同导电型。也就是说，靠近第三掺杂区224的子第二掺杂区216a为N型导电型；而远离第三掺杂区224的子第二掺杂区216b为P型导电型。
请参照图4，基本上，第三实施例的半导体结构10c与第二实施例的半导体结构10b相似。上述两者不同之处在于：第三实施例的第一防护环210c包括两个子第一掺杂区214a、214b。两个子第一掺杂区214a、214b互为不同导电型。也就是说，靠近第四掺杂区226的子第一掺杂区214a为P型导电型；而远离第四掺杂区226的子第一掺杂区214b为N型导电型。
请参照图5，基本上，第四实施例的半导体结构10d与第二实施例的半导体结构10b相似。上述两者不同之处在于：第四实施例的第三防护环230d包括具有P型导电型的多个第五掺杂区234与具有N型导电型的多个第六掺杂区236。第五掺杂区234与第六掺杂区236沿着Y方向交替排列。第五掺杂区234对应于第四掺杂区226；而第六掺杂区236对应于第三掺杂区224。也就是说，第五掺杂区234在YZ平面的正投影与第四掺杂区226在YZ平面的正投影重叠；第六掺杂区236在YZ平面的正投影与第三掺杂区224在YZ平面的正投影重叠。从另一角度来说，第五掺杂区234与第三掺杂区224彼此交错配置且呈一锯齿状排列。相似地，第六掺杂区236与第四掺杂区226也是彼此交错配置且呈一锯齿状排列。
图6是依照本发明的第五实施例所绘示的半导体结构的俯视示意图。图7A至图7E分别是图6的半导体结构的A-A’线、B-B’线、C-C’线、D-D’线以及E-E’线的剖面示意图。
请参照图6、图7A至图7E，从俯视图来看，第五实施例的半导体结构10e与第四实施例的半导体结构10d相似。上述两者不同之处在于：第五实施例的第三防护环230e包括两个子第六掺杂区236a、236b。两个子第六掺杂区236a、236b互为不同导电型。也就是说，靠近第三掺杂区224的子第二掺杂区236a为N型导电型；而远离第三掺杂区224的子第二掺杂区236b为P型导电型。
从剖面图来看，在第一防护环210e中，第一掺杂区214与子第二掺杂区216a、216b都位于第一阱区212中。如图7A与图7B所示，第一掺杂区214与子第二掺杂区216a、216b都电性连接至接地端GND。在一实施例中，第一掺杂区214的掺杂浓度与子第二掺杂区216a、216b的掺杂浓度可大于第一阱区212的掺杂浓度。
在第二防护环220e中，第三掺杂区224与第四掺杂区226都位于第二阱区222中。如图7A与图7B所示，第三掺杂区224与第四掺杂区226都电性连接至半导体元件300。具体来说，第三掺杂区224与第四掺杂区226都电性连接至半导体元件300的一漏极D(如图7E所示)。在一实施例中，第三掺杂区224的掺杂浓度与第四掺杂区226的掺杂浓度可大于第二阱区222的掺杂浓度。
另外，第二防护环220e具有第一掩模层108，其分别配置于第三掺杂区224与第四掺杂区226之间的基底100上。如图7C与图7D所示，第一掩模层108包括介电层108a与位于介电层108a上的导体层108b。在一实施例中，介电层108a可以是氧化硅层；而导体层108b可包括多晶硅或金属硅化物。如图6所示，本实施例可调整第一掩模层108的长度L，以改变半导体结构10e的BJT的增益值(即β值)，进而提升本实施例的半导体结构10e的ESD效能。在一实施例中，长度L可介于0.2μm至5μm之间。
在第三防护环230e中，第五掺杂区234与子第六掺杂区236a、236b都位于第三阱区232中。如图7A与图7B所示，第五掺杂区234与子第六掺杂区236a、236b都电性连接至接地端GND。在一实施例中，第五掺杂区234的掺杂浓度与子第六掺杂区236a、236b的掺杂浓度可大于第三阱区232的掺杂浓度。
另外，第五实施例的半导体结构10e还包括第七掺杂区242，其位于第二阱区222中。在一实施例中，第七掺杂区242可例如是电性浮置，其与第一阱区212(或第一防护环210e)与第二阱区222(或第二防护环220e)之间的边界相距一距离244。本实施例可通过调整距离244，来改变静电放电保护元件200e的触发电压，使得静电放电保护元件200e的触发电压低于半导体元件300的触发电压，进而保护半导体元件300并提升静电放电保护的效能。如此一来，当静电放电事件发生时，来自焊垫400的静电信号将会经由静电放电保护元件200e导通至接地端GND，进而防止半导体元件300遭受静电放电损害。在一实施例中，距离244可介于0μm至25μm之间。在其他实施例中，第七掺杂区242也可配置在第一阱区212与第二阱区222之间的边界中。
此外，如图7A与图7B所示，本实施例的半导体结构10e还包括隔离结构102、104、106，以电性隔离各元件。隔离结构102位于第二防护环220e与第三防护环230e之间。隔离结构104位于第三掺杂区224e(或第四掺杂区226e)与第七掺杂区242之间。隔离结构106位于第二防护环220e与第一防护环210e之间。详细地说，隔离结构106位于第七掺杂区242与第一掺杂区214e(或第二掺杂区216e)之间。在一实施例中，隔离结构102、104、106的材料可例如是掺杂或未掺杂的氧化硅、低应力氮化硅、氮氧化硅或其组合，其形成的方法可例如是局部区域热氧化法(LOCOS)或是浅沟渠隔离法(STI)。
本实施例的半导体元件300包括栅极结构G与位于栅极结构G两侧的源极S与漏极D。虽然图7E所绘示的半导体元件300具有两个栅极结构G，其以漏极D为中心呈镜像配置，但本发明不以此为限。在其他实施例中，半导体元件300可以是具有各种配置的半导体元件，例如ED MOSFET、LD MOSFET、LDD MOSFET、DDD MOSFET或其组合。
值得注意的是，本实施例通过将多个具有N型导电型的掺杂区与多个具有P型导电型的掺杂区交替配置，以形成更多的p/n接面，并产生更多的双极性晶体管(BJT)，进而提升本实施例的半导体结构的二次崩溃电流(It2)。所谓二次崩溃电流代表半导体结构到达所能承受的最大电流值，在过了此点后，半导体结构就会出现永久性的破坏而具有相当大的漏电电流，无法回复原本元件的特性。因此，提升本实施例的半导体结构的二次崩溃电流也就是提升本实施例的半导体结构的静电放电保护的效能。
图13A是现有技术的半导体结构的ESD测试结果的电压电流图。图13B是本发明的第二实施例的半导体结构的ESD测试结果的电压电流图。
此测试是利用传输线脉冲产生系统(Transmission Line Pulse，TLP)来进行。请同时参照图13A与图13B，依此测试结果，在现有技术的半导体结构与第二实施例的半导体结构10b具有相同的崩溃电压状态(例如是BV＝38V)下，现有技术的半导体结构的触发电压约为50V，第二实施例的半导体结构10b的触发电压约为28V。第二实施例的半导体结构10b的触发电压(28V)远小于半导体结构的崩溃电压(38V)。另外，第二实施例的半导体结构10b的TLP电流(也即二次崩溃电流)约为现有技术的半导体结构的9.1倍。由此可知，本实施例的半导体结构10b具有较佳的静电放电保护效能。
图8至图12分别是依照本发明的第六至第十实施例所绘示的半导体结构的俯视示意图。
请参照图8，基本上，第六实施例的半导体结构10f与第三实施例的半导体结构10c相似。上述两者不同之处在于：第六实施例的第三防护环230f包括两个子第五掺杂区234a、234b以及两个子第六掺杂区236a、236b。两个子第五掺杂区234a、234b互为不同导电型；而两个子第六掺杂区236a、236b互为不同导电型。也就是说，靠近第三掺杂区224的子第二掺杂区236a为N型导电型；而远离第三掺杂区224的子第二掺杂区236b为P型导电型。靠近第四掺杂区226的子第五掺杂区234a为P型导电型；而远离第四掺杂区226的子第五掺杂区234b为N型导电型。
请参照图9，基本上，第七实施例的半导体结构10g与第一实施例的半导体结构10a相似。上述两者不同之处在于：第七实施例的半导体结构10g不包括第三防护环。也就是说，第七实施例的半导体结构10g可以是单一P型防护环结构(Single P-type guard ringstructure)。
请参照图10，基本上，第八实施例的半导体结构10h与第二实施例的半导体结构10b相似。上述两者不同之处在于：第八实施例的半导体结构10h不包括第三防护环。
请参照图11，基本上，第九实施例的半导体结构10i与第三实施例的半导体结构10c相似。上述两者不同之处在于：第九实施例的半导体结构10i不包括第三防护环。
请参照图12，基本上，第十实施例的半导体结构10j与第六实施例的半导体结构10f相似。上述两者不同之处在于：第十实施例的第二防护环220j包括两个子第三掺杂区224a、224b以及两个子第四掺杂区226a、226b。两个子第三掺杂区224a、224b互为不同导电型；而两个子第四掺杂区226a、226b互为不同导电型。如图12所示，靠近第一防护环210j的子第三掺杂区224b为N型导电型；而远离第一防护环210的子第三掺杂区224a为P型导电型。靠近第一防护环210j的子第四掺杂区226b为P型导电型；而远离第一防护环210j的子第四掺杂区226a为N型导电型。第一防护环210j对应于第二防护环220j，使得靠近第二防护环220j的子第二掺杂区216b为P型导电型；而靠近第二防护环220j的子第一掺杂区214b为N型导电型。在此配置下，子第五掺杂区234b、234a、子第四掺杂区226a、226b、子第一掺杂区214b、214a所构成的寄生晶体管的p/n接面增加，其使得半导体结构10j的二次崩溃电流增加，进而提升本实施例的半导体结构10j的静电放电保护的效能。
此外，本实施例的半导体结构10j还包括第二掩模层118配置于两个子第三掺杂区224a、224b之间以及两个子第四掺杂区226a、226b之间的基底100上。第二掩模层118的材料与结构类似上述第一掩模层108，于此便不再赘述。如图12所示，由第一掩模层108与第二掩模层118所构成的掩模结构208可例如是鱼骨状结构，以分隔子第三掺杂区224a、224b以及子第四掺杂区226a、226b。以掩模结构208当作掺杂工艺的掩模，可使得子第三掺杂区224a、224b以及子第四掺杂区226a、226b更精确地对准并形成在预定位置上，进而提升本实施例的半导体结构10j的ESD效能。
综上所述，本发明通过将相互并联的第一防护环、第二防护环以及第三防护环所构成的静电放电保护元件耦接至焊垫与接地端之间，并将半导体元件耦接至第二防护环。当焊垫出现静电信号时，静电信号可经由第一防护环、第二防护环以及第三防护环导通至接地端，以避免半导体元件(也即内部电路)损坏。因此，在不需要增加芯片面积下，本发明的半导体结构可提升静电放电保护的效能。另外，本发明通过将N型导电型掺杂区与P型导电型掺杂区交替配置，以形成更多的p/n接面，进而提升本发明的半导体结构的二次崩溃电流。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种半导体结构，包括：
一第一防护环，位于一基底中，该第一防护环包括交替排列的多个第一掺杂区与多个第二掺杂区，其中所述第一掺杂区与所述第二掺杂区互为不同导电型；以及
一第二防护环，位于该第一防护环旁，该第二防护环包括：
交替排列的多个第三掺杂区与多个第四掺杂区，各所述第三掺杂区对应于各所述第二掺杂区，各所述第四掺杂区对应于各所述第一掺杂区，其中所述第三掺杂区与所述第一掺杂区为相同导电型且交错配置；以及
多个第一掩模层，分别配置于所述第三掺杂区与所述第四掺杂区之间的该基底上。
2.如权利要求1所述的半导体结构，其中该第一防护环还包括具有一P型导电型的一第一阱区，具有该P型导电型的所述第一掺杂区与具有一N型导电型的所述第二掺杂区位于该第一阱区中。
3.如权利要求2所述的半导体结构，其中该第二防护环还包括具有该N型导电型的一第二阱区，具有该P型导电型的所述第三掺杂区与具有该N型导电型的所述第四掺杂区位于该第二阱区中。
4.如权利要求3所述的半导体结构，其中各所述第二掺杂区包括两个子第二掺杂区，所述两个子第二掺杂区互为不同导电型，靠近所述第三掺杂区的所述两个子第二掺杂区之一为N型导电型。
5.如权利要求3所述的半导体结构，其中各所述第一掺杂区包括两个子第一掺杂区，所述两个子第一掺杂区互为不同导电型，靠近所述第四掺杂区的所述两个子第二掺杂区之一为P型导电型。
6.如权利要求3所述的半导体结构，其中各所述第二掺杂区包括两个子第二掺杂区，所述两个子第二掺杂区互为不同导电型，靠近该第二防护环的所述两个子第二掺杂区之一为P型导电型，
各所述第一掺杂区包括两个子第一掺杂区，所述两个子第一掺杂区互为不同导电型，靠近该第二防护环的所述两个子第二掺杂区之一为N型导电型。
7.如权利要求6所述的半导体结构，其中各所述第三掺杂区包括两个子第三掺杂区，所述两个子第三掺杂区互为不同导电型，靠近该第一防护环的所述两个子第三掺杂区之一为N型导电型，
其中各所述第四掺杂区包括两个子第四掺杂区，所述两个子第四掺杂区互为不同导电型，靠近该第一防护环的所述两个子第四掺杂区之一为P型导电型。
8.如权利要求1所述的半导体结构，还包括一半导体元件配置于该第一防护环旁，使得该第一防护环位于该半导体元件与该第二防护环之间，其中该半导体元件包括一栅极结构与位于该栅极结构两侧的一源极与一漏极，该半导体元件的该漏极电性连接至该第二防护环。
9.如权利要求1所述的半导体结构的操作方法，包括：
将一静电放电保护元件的一端通过一半导体元件耦接至一焊垫，并将该静电放电保护元件的另一端耦接至一接地端，其中该静电放电保护元件包括相互并联的一第一防护环、一第二防护环以及一第三防护环；以及
当该焊垫出现一静电信号时，该静电信号经由该第一防护环、该第二防护环以及该第三防护环导通至该接地端，以及
具有一第七掺杂区位于该第一防护环与该第二防护环之间，并将该第七掺杂区电性浮置，以降低该静电放电保护元件的触发电压。
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