TWI433298B - For the all-metal siliceous output into the ESD protection of the ballast structure - Google Patents
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Description
本發明係有關一種靜電放電(Electro-Static Discharge;ESD)保護結構，特別是關於一種用於全金屬矽化物輸出入ESD保護的鎮流結構。
在互補金氧半(CMOS)積體電路(IC)中，隨著量產製程的演進，元件的尺寸已縮減到深次微米(deep-submicron)的階段，以增進IC的性能及運算速度，以及降低每顆晶片的製造成本。但隨著元件尺寸的縮減，卻出現一些可靠度的問題。
在次微米技術中，為了克服熱載子(hot-carrier)效應而發展出輕掺雜汲極(Lightly-Doped Drain;LDD)製程與結構；為了降低CMOS的源極與汲極的寄生片電阻(sheet resistance)Rs與Rd，而發展出金屬矽化物(silicide)製程；為了降低CMOS的閘極的寄生片電阻Rg而發展出金屬多晶矽化物(polycide)製程；在更先進的製程中把金屬矽化物與金屬多晶矽化物一起製造，而發展出自動對準金屬矽化物(self-aligned silicide;salicide)製程。
然而，前述製程以及縮小後的元件尺寸，皆導致CMOS IC(例如NMOS和PMOS)對ESD的保護能力大幅降低。在面對外界環境中產生的靜電時，這些CMOS IC因ESD而損傷的情形更嚴重。舉例來說，當一個常用的輸出緩衝級(output buffer)元件的通道寬度(channel width)固定在300微米(μm)，用2μm的傳統技術製造的NMOS可耐壓超過3千伏特，但用1μm製程加上LDD技術來製造的元件，其ESD耐壓度不到2千伏特，用1μm製程加上LDD及自動對準金屬矽化物技術製造的元件，其ESD耐壓度僅約1千伏特而已。在元件尺寸不變的情況下，不同的製程使得元件的ESD保護能力大幅地滑落，許多深次微米CMOS IC產品都面臨這個棘手的問題。
在自動對準金屬矽化物製程中，由於加上金屬矽化物的N型擴散區域的片電阻值很低，導致汲極區域的鎮流電阻不夠，因此自動對準金屬矽化物製程對ESD保護電路造成嚴重的威脅，又因為鎮流電阻太小，造成ESD的超高電壓直接落在汲極接近閘極處，因而造成閘極氧化層損傷或汲極和源極之間的短路。為了在金屬矽化物CMOS製程裡改進MOSFET的ESD強韌度(robustness)，現有最直接的解決方式是多加一道自動對準金屬矽化物阻隔光罩(Salicide Blocking;SB)，此技術透過避免ESD保護元件的區域形成金屬矽化物而改善ESD強韌度。在CMOS製程中，二氧化矽形成金屬矽化物的溫度比矽高，因此可在金屬矽化物的沉澱之前透過在規劃區域上放置氧化物當作阻隔光罩。該氧化物把矽及金屬隔開，避免金屬在之後的退火過程中矽化。由於封鎖了金屬的矽化且恰當增加和閘極間隔的接觸，MOSFET的ESD強韌度因鎮流電阻的增加而改善。但SB技術會增加一道光罩及相關製程步驟，造成製造成本增加。故其他使用高鎮流電阻(ballast resistance)的鎮流技術就被提出來。
由於ESD是一種大電流的現象，電流的聚集將對ESD保護元件造成衝擊，而增加ESD鎮流元件(MOSFET)的鎮流電阻可以使ESD電流路徑深入基板(substrate)以改善ESD強韌度，再者，不同距離的接地保護環(grounded guardring)造成不對稱的基板電阻，使得多指(multi-finger)NMOS元件承受不均分的導通，由於ESD保護元件上的電壓差Vdrop
為ESD電流IESD
乘上導通電阻Ron
Vdrop
=(IESD
×Ron
) 式1
藉由將鎮流電阻Rballast
串聯導通電阻Ron
，可以增加壓差
Vdrop
=(IESD
×Ron
’) 式2
其中Ron
’=(Ron
+Rballast
)。如圖1所示，提升鎮流電阻Rballast
使第二崩潰電壓(Vt2
)增加到高於雙極性觸發電壓(Vt1
)後，植基於驟回的(snapback-based)ESD保護元件，例如多指NMOS，便可以在ESD轟擊下均勻地觸發，換言之，增加鎮流電阻可以有效改善ESD強韌度。
圖2繪示一種習知增加鎮流電阻的方法，NMOS的源極、閘極和汲極都設置在基板18上，其汲極被分為第一區域10以及第二區域14，二者之間以絕緣體12隔開，第一區域10連接接合墊(圖中未示)，由接合墊經由第一區域10進入NMOS的電流必須穿過N型井(N-Well)16，再經由第二區域14到達閘極通道。若以等效電路來看，可視為在NMOS的汲極接上電阻RN-Well
後再連接接合墊，因而提升NMOS的ESD強韌度。N型井16為具有高片電阻值的低掺雜區域，藉由調整N型井16的深度L及寬度W可決定電阻RN-Well
的阻值。絕緣體12可以是場氧化物(Field Oxide;FOX)或淺溝渠隔離(Shallow Trench Isolation;STI)。
圖3繪示另一種習知增加鎮流電阻的方法，在汲極的第一區域10和第二區域14之間設置空(dummy)閘極20，以強迫電流流經N型井16。
圖2及圖3的方法不需要增加光罩即可實施，但僅適用於NMOS，這是因為PMOS的汲極和N型井之間會產生寄生二極體D1和D2，如圖4所示，寄生二極體D1和D2使得電流無法由N型井26流入汲極的第一區域22和第二區域24。
圖5繪示使用多晶矽後段鎮流(poly Back-End Ballast;BEB)技術的NMOS的佈局(layout)上視圖和側視圖，此BEB技術可應用在PMOS和NMOS上。在NMOS的兩側設置絕緣體28和30，並在絕緣體28及30上設置導體32和34，使電流經由節點1、2、3後連接到NMOS的汲極，再經由閘極通道進入源極，再經由節點4、5和6。此技術是藉由拉長電流路徑達到增加鎮流電阻的目的，因此可以同時適用於NMOS和PMOS，相關技術可參考美國專利號6,046,087。
另一種增加鎮流電阻的習知技術稱做主動區域切割(Active-Area-Segmentation;AAS)。而美國專利號7,005,708便揭露此相關技術，如圖6所示，此技術應用於全金屬矽化物(fully silicided)ESD保護MOSFET時，能比BEB技術更進一步減少佈局面積，藉由切割汲極和源極掺雜的擴散面積，使汲極到源極的每一擴散區域的ESD電流路徑的電阻率增大。
圖7為習知AAS鎮流技術的另一種方式，也適用於全金屬矽化物MOSFET。這種方法利用區域擴散及特殊電路佈局，使汲極的電流延著非直線路徑36流往源極，藉由拉長電流路徑達到增加鎮流電阻的目的。也可以使用STI或FOX將擴散區域分隔開來，達成AAS的技術效果。
美國專利號7,009,252另揭露一種浮動多晶矽陣列(Floating Poly Array;FPA)技術。圖8便是使用FPA技術的NMOS的佈局上視圖和側視圖，利用交錯的多晶矽陣列38分隔擴散區域以增加鎮流電阻值。
在CMOS製程中，接點電阻(contact resistance)提供另一種應用於全金屬矽化物ESD保護MOSFET的鎮流技術。如圖9所示，以40處做為接合墊，此接點鎮流(ConTact Ballast;CTB)技術從接點42、44、46處及擴散區域48強加鎮流電阻於全金屬矽化物NMOS上。具CTB技術的NMOS已有報告指出比SB技術的NMOS具有更高的ESD強韌度。
雖然已有許多鎮流技術可適用於全金屬矽化物I/O驅動器，但能做到對整體晶片的ESD保護技術依舊少見。為了同時能縮小電路面積及提高ESD強韌度，習知的COMS晶片中常採用具有自我保護功能的I/O驅動器，其並無並聯額外的ESD保護元件。因此，使用最低ESD保護要求的2-kV PS模式ESD在I/O接合墊上做的全晶片的ESD測試時，其鎮流電阻的不足使得ESD電流聚集於矽的表面，造成全金屬矽化物NMOS的崩潰。
因此，一種用於輸出入接合墊的ESD保護電路，具有保護整體晶片的全金屬矽化物I/O驅動器的ESD鎮流電阻乃為所冀。
本發明之目的之一，在於提出一種用於輸出入接合墊的ESD保護電路。
根據本發明，一種用於全金屬矽化物輸出入ESD保護的鎮流結構包括：接合墊；基板；設置在該基板上的NMOS包括：第一N型井，其中具有第一區域連接該接合墊；第一源極；以及第一汲極，設置於該第一N型井中，和該第一區域之間形成有鎮流電阻；以及設置在該基板上的PMOS包括：第二N型井；第二源極，設置於該第二N型井中；以及第二汲極，設置於該第二N型井中，經由導體連接到該第一汲極；據此，該鎮流電阻同時保護該NMOS及該PMOS。
根據本發明，一種用於全金屬矽化物輸出入ESD保護的鎮流結構，包括：接合墊；基板；設置在該基板上的NMOS包括：第一N型井，其中具有第一區域連接該接合墊；第一源極；以及第一汲極，設置於第一N型井中，和該第一區域之間形成有第一鎮流電阻；以及設置在該基板上的PMOS，包括：第二N型井，其中具有第二區域連接該接合墊；第二源極，設置於該第二N型井中；以及第二汲極，設置於該第二N型井中，和該第二區域之間形成有第二鎮流電阻，且經由導體連接到該第一汲極。
本發明提出兩種鎮流方法的實施例，可於I/O驅動器上同時對全金屬矽化物的NMOS及PMOS鎮流。
由於習知的全金屬矽化物I/O驅動器無法通過商用IC產品的通用ESD保護要求(2-kV HBM ESD強韌度)，必須以鎮流技術增加其ESD強度。圖10繪示本發明之鎮流方法之一實施例，在NMOS上N型井將汲極擴散分隔開並且環繞與接合墊連接的區域，以有效地提供需要的鎮流電阻。然而，如前所述，因為這種技術無法應用在PMOS元件上，PMOS的鎮流需求另以特殊的金屬路徑安排來實現。不同於習知的佈局(layout)配置，PMOS的汲極不連接到接合墊而是連接到NMOS的汲極，NMOS的汲極透過N型井電性連接到接合墊。
圖11表示圖10實施例由A至A’的元件截面圖。透過這種佈局配置，電流由PMOS至接合墊的路徑被強迫通過NMOS中的N型井，使該N型井同時鎮流NMOS和PMOS。由於通過PMOS的電流導通路徑被強迫通過N型井，其阻值在圖11中以電阻Rballast
表示，其保護效果在PS模式ESD測試下是受到影響的，在PS模式ESD測試下，ESD電流先透過N型井鎮流電阻對PMOS的汲極放電，接著透過PMOS中寄生於P+及N型井之間的二極體到VDD
端，最後通過電源軌(power-rail)的ESD箝位電路(ESD clamp circuit)到達接地端。必然地，雖然鎮流N型井保護了NMOS上的ESD損壞，卻也在PS模式ESD測試中增加了接合墊到接地端之間的壓降損失(IESD
×Rballast
)，該增加的壓降夾擠了ESD保護窗(ESD protection window)並造成內部電路變得對ESD錯誤更為敏感，特別是在深次微米CMOS技術中。
圖12係本發明提出之另一種實施例，而圖13係圖12由A至A’的元件截面圖。為了改善前述影響，此種鎮流技術包括N型井將汲極擴散分隔開並且環繞與接合墊連接的區域，以達到在NMOS上鎮流的需求，然而，PMOS上的汲極擴散也是被分開的，為了保存PMOS的驅動能力，PMOS和NMOS的汲極互相連接，在這種配置下，PS模式測試的ESD電流可以直接經過PMOS中寄生於P+及N型井之間的二極體以及電源軌的ESD箝位電路放電，而不需要流經NMOS中P+及N型井之間形成的鎮流電阻Rballast
。該分開的P+擴散區直接連接接合墊，因此能提供有效的放電路徑給該PS模式下之ESD電流，PMOS中的N型井鎮流電阻避免全金屬矽化物PMOS受ND模式ESD能量損毀。
表1列出習知無鎮流技術之元件和本發明兩實施例之元件在全金屬矽化輸出入端人體放電模式(HBM)之靜電放電耐受度。表1中的數值驗証了最低階誘發IC上的ESD損毀，其測試結果證實了本發明有效改善了全金屬矽化物I/O驅動器的ESD強度。
以上對於本發明之較佳實施例所作的敘述係為闡明之目的，而無意限定本發明精確地為所揭露的形式，基於以上的教導或從本發明的實施例學習而作修改或變化是可能的，實施例係為解說本發明的原理以及讓熟習該項技術者以各種實施例利用本發明在實際應用上而選擇及敘述，本發明的技術思想企圖由以下的申請專利範圍及其均等來決定。
10．．．第一區域
12．．．絕緣層
14．．．第二區域
16．．．N型井
18．．．基板
20．．．空閘極
22．．．第一區域
24．．．第二區域
26．．．N型井
28．．．絕緣層
30．．．絕緣層
32．．．導體
34．．．導體
36．．．非直經路徑
38．．．多晶矽陣列
40．．．接合墊
42．．．接點
44．．．接點
46．．．接點
48．．．擴散區域
圖1係鎮流電阻改善ESD穩定性的電流電壓示意圖；
圖2係一種習知增加NMOS鎮流電阻的方法；
圖3係另一種習知增加NMOS鎮流電阻的方法；
圖4係圖2圖3之習知技術使用於PMOS上的側視示意圖；
圖5係習知多晶矽後段鎮流技術的NMOS佈局上視圖和側視示意圖；
圖6係習知主動區域切割技術的NMOS佈局上視圖；
圖7係另一習知主動區域切割技術的NMOS佈局上視圖；
圖8係習知浮動多晶矽陣列技術的NMOS佈局上視圖和側視示意圖；
圖9係習知全矽化物ESD保護MOSFET的接點鎮流技術；
圖10係本發明實施例之佈局上視圖；
圖11係本發明之實施例圖10由A至A’的元件截面圖；
圖12係本發明另一實施例之佈局上視圖；以及
圖13係本發明之實施例圖12由A至A’的元件截面圖。
Claims (2)
- 一種用於全金屬矽化物輸出入ESD保護的鎮流結構，包括：接合墊；基板；NMOS，設置在該基板上，包括：第一N型井，其中具有第一區域連接該接合墊；第一源極；以及第一汲極，設置於該第一N型井中，和該第一區域之間形成有鎮流電阻；以及PMOS，設置在該基板上，包括：第二N型井；第二源極，設置於該第二N型井中；以及第二汲極，設置於該第二N型井中，經由導體連接到該第一汲極；據此，該鎮流電阻同時保護該NMOS及該PMOS。
- 一種用於全金屬矽化物輸出入ESD保護的鎮流結構，包括：接合墊；基板；NMOS，設置在該基板上，包括：第一N型井，其中具有第一區域連接該接合墊；第一源極；以及第一汲極，設置於第一N型井中，和該第一區域之間形成有第一鎮流電阻；以及PMOS，設置在該基板上，包括：第二N型井，其中具有第二區域連接該接合墊；第二源極，設置於該第二N型井中；以及第二汲極，設置於該第二N型井中，和該第二區域之間形成有第二鎮流電阻，且經由導體連接到該第一汲極。
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| TW201112391A TW201112391A (en) | 2011-04-01 |
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Family
ID=44909258
Family Applications (1)
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| TW (1) | TWI433298B (zh) |
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|---|---|---|---|---|
| TWI620302B (zh) * | 2017-06-06 | 2018-04-01 | 旺宏電子股份有限公司 | 半導體結構及其操作方法 |
| US10833151B2 (en) | 2017-06-07 | 2020-11-10 | Macronix International Co., Ltd. | Semiconductor structure and operation method thereof |
-
2009
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Also Published As
| Publication number | Publication date |
|---|---|
| TW201112391A (en) | 2011-04-01 |
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