CN113192949B - 半导体器件 - Google Patents
半导体器件 Download PDFInfo
- Publication number
- CN113192949B CN113192949B CN202110459666.3A CN202110459666A CN113192949B CN 113192949 B CN113192949 B CN 113192949B CN 202110459666 A CN202110459666 A CN 202110459666A CN 113192949 B CN113192949 B CN 113192949B
- Authority
- CN
- China
- Prior art keywords
- region
- substrate
- sub
- drain
- well
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 238000002955 isolation Methods 0.000 claims description 8
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 13
- 238000000034 method Methods 0.000 abstract description 7
- 230000015556 catabolic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供了一种半导体器件，包括：基底，具有第一区域和第二区域，所述第一区域位于相邻的两个所述第二区域之间；三个子漏区，位于所述基底的第一区域内；两个dummy结构，分别位于相邻两个所述子漏区之间的所述基底上；源区，位于所述基底的第二区域内；栅极结构，位于所述第一区域和第二区域之间的所述基底上；本发明通过所述dummy结构来提高器件的ESD能力，且无需现有技术的SAB光罩也不需引入新的工艺流程，能够直接在制造工艺中同步形成所述dummy结构，以降低器件的制造成本。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件。
背景技术
随着半导体器件技术不断进入亚微米、深亚微米，静电释放保护器件可靠性变得越来越重要。由于静电放电(Electro-Static-Discharge，ESD)导致放电电流在器件内流过而产生局部发热或电场集中，在器件中易发生静电损伤，导致IC器件失效；在器件某一引出端对地短路，则在放电瞬间产生电流脉冲，大电流产生的焦耳热导致器件局部金属化熔化或芯片出现热斑以致诱发二次击穿等；在器件与地不接触，没有直接对地的放电通路，而是将存储电荷传到器件，放电瞬间产生过电压，导致器件击穿。大部分的ESD电流来自电路外部，因此ESD保护电路一般设计在PAD旁，I/O电路内部(典型的I/O电路由输出驱动outputdriver和输入接收器Inputreceiver两部分组成)，ESD通过PAD导入芯片内部，因此I/O里所有与PAD直接相连的器件都需要建立与之平行的ESD低阻旁路，将ESD电流引入电压线，再由电压线分布到芯片各个管脚，降低ESD的影响。因此，为了防止由于ESD造成的破坏，一般在外部连接PAD与内部电路区域之间设置ESD保护元件。
在现有技术中，为了克服轻掺杂漏区(Lightly Doped Drain，LDD)结构带来的静电释放保护能力下降的问题，通常是静电释放离子注入(ESD implant)技术配合硅化物挡板(Salicide blocking，SAB)工艺，使用SAB技术来提高漏区压仓电阻，以提高器件的电流泄放能力，让电流均匀的在硅片体内流动，而ESD器件需要SAB光罩来提高器件的ESD保护能力，而SAB光罩成本较高，而减少掩膜可以降低制造成本，特别对于纳米级集成电路设计和制造尤其重要。
发明内容
本发明的目的在于提供一种半导体器件，以提高器件的ESD能力且降低器件的制造成本。
为了达到上述目的，本发明提供了一种半导体器件，包括：
基底，具有第一区域和第二区域，所述第一区域位于相邻的两个所述第二区域之间；
三个子漏区，位于所述基底的第一区域内；
两个dummy结构，分别位于相邻两个所述子漏区之间的所述基底上；
源区，位于所述基底的第二区域内；
栅极结构，位于所述第一区域和第二区域之间的所述基底上。
可选的，所述dummy结构与所述栅极结构的结构相同。
可选的，还包括两个浅沟槽隔离结构，两个所述浅沟槽隔离结构分别位于两个所述dummy结构下方的所述基底中，以分隔相邻的所述子漏区。
可选的，所述dummy结构为FLASH结构。
可选的，两个所述dummy结构之间的子漏区作为漏极引出端。
可选的，还包括第一阱区及第二阱区，所述第一阱区位于相邻的两个所述第二阱区之间，所述第一阱区位于所述基底的第一区域中，所述第一阱区与所述第二阱区的交界处位于边缘的子漏区的外边缘与内边缘之间。
可选的，所述栅极结构位于每个所述第二阱区上，所述源区位于所述第二阱区中，所述dummy结构均位于所述第一阱区上。
可选的，所述第一阱区具有第一导电类型，所述第二阱区具有第二导电类型，所述源区及所述子漏区均具有所述第一导电类型。
可选的，所述第一导电类型及所述第二导电类型中一个为N型，另一个为P型。
可选的，在所述源区及所述子漏区的表面均形成有金属硅化物层。
在本发明提供的一种半导体器件中，包括基底、三个子漏区、两个dummy结构、源区及栅极结构；其中所述基底具有第一区域和第二区域，所述第一区域位于相邻的两个所述第二区域之间；三个所述子漏区均位于所述基底的第一区域内；两个所述dummy结构分别位于相邻两个所述子漏区之间的所述基底上；所述源区位于所述基底的第二区域内；所述栅极结构位于所述第一区域和第二区域之间的所述基底上。本发明通过两个所述dummy结构将三个所述子漏区隔开，两个所述dummy结构使漏极电阻增加，且使外部接入的高电压不会直接作用到所述栅极结构上，防止高电压导致器件出现电击穿，提高了器件的ESD能力。
附图说明
图1为本发明实施例一提供的半导体器件的结构示意图；
图2为本发明实施例二提供的半导体器件的部分结构示意图；
其中，附图标记为：
10-基底；11、11’-第一阱区；12-第二阱区；20-第一区域；30-第二区域；21-子漏区；22、22’-dummy结构；23-浅沟槽隔离结构；31-源区；40-栅极结构；50-轻掺杂区；60-金属硅化物层。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
【实施例一】
图1为本实施例提供的半导体器件的结构示意图。本实施例提供一种半导体器件，以提高器件的ESD能力且降低器件的制造成本。请参考图1，所述半导体器件包括基底10、三个子漏区21、两个dummy结构22、源区31及栅极结构40。
其中所述基底10具有第一区域20和第二区域30，所述第一区域20位于相邻的两个所述第二区域30之间。所述基底10具有第二导电类型，所述基底10的材质包括硅、锗、镓、氮或碳中的一种或多种。第一阱区11及第二阱区12均位于所述基底10中，所述第一阱区11位于相邻的两个所述第二阱区12之间，其中所述第一阱区11位于所述基底10的第一区域20中，所述第一阱区11与所述第二阱区12的交界处位于边缘的子漏区21的外边缘与内边缘之间。当所述第一阱区11的横向宽度等于所述第一区域20的宽度，则所述第一阱区11与所述第二阱区12的交界处位于两边缘的子漏区21的外边缘处；当所述第一阱区11的横向宽度小于所述第一区域20的宽度，则所述第一阱区11与所述第二阱区12的交界处位于两边缘的子漏区21的外边缘与内边缘间，其中所述第一阱区11具有第一导电类型，所述第二阱区12具有第二导电类型。
三个所述子漏区21均位于所述基底10的第一区域20内，两个所述dummy结构22分别位于相邻两个所述子漏区21之间的所述基底10上，且一个所述子漏区10位于两个所述dummy结构之间。具体是所述子漏区21至少位于所述第一阱区11中，所述dummy结构22位于所述第一阱区11上。在本实施例中，所述dummy结构22与所述栅极结构40的结构相同，一个所述dummy结构22将两个所述子漏区21隔开，两个所述dummy结构22之间的所述子漏区21作为漏极引出端，所述dummy结构22能够增加漏极电阻。在本实施例中，无需现有技术的SAB光罩也不需要引入新的工艺流程，在形成所述栅极结构40时，同步形成所述dummy结构22，减少光罩能够节省器件的制造成本。
进一步地，在两个所述dummy结构22正下方的第一阱区11中形成有两个浅沟槽隔离结构23，两个所述浅沟槽隔离结构23用于分隔相邻的三个子漏区21，能够使中间的所述子漏区21到两边缘的所述子漏区21的电流路径更长，能够更好的释放静电电流。
在所述第一阱区11及所述第二阱区12中形成有轻掺杂区50，所述轻掺杂区50位于所述源区31及所述子漏区21的表面，在所述源区31及所述子漏区21的表面均形成有金属硅化物层60，后续工艺在所述金属硅化物层60上形成电连接件。
所述源区31位于所述基底10的第二区域12内，具体是所述源区31位于所述第二阱区12中。所述源区31及所述子漏区21均具有所述第一导电类型。所述第一导电类型及所述第二导电类型中一个为N型，另一个为P型，即若所述第一导电类型为N型，则所述第二导电类型为P型；若所述第一导电类型为P型，则所述第二导电类型为N型。
在本实施例中，一个所述dummy结构22的宽度等于相邻两个所述子漏区21之间的距离。所述第一阱区11的宽度(S1)小于或等于两边缘的所述子漏区21的外边缘之间的距离(S2)，且大于或等于两边缘的所述子漏区21的内边缘之间的距离(S3)。当所述第一阱区11的宽度(S1)等于两边缘的所述子漏区21的外边缘之间的距离(S2)，则三个所述子漏区21均位于所述第一阱区11中；当所述第一阱区11的宽度(S1)小于两边缘的所述子漏区21的外边缘之间的距离(S2)且两边缘的所述子漏区21的内边缘之间的距离(S3)，则中间的所述子漏区21位于所述第一阱区11中，两边缘的所述子漏区21位于所述第一阱区11和所述第二阱区12中，即两边缘的所述子漏区21均位于所述第一阱区11和所述第二阱区12的交界处；当所述第一阱区11的宽度(S1)等于两边缘的所述子漏区21的内边缘之间的距离(S3)，则中间的所述子漏区21位于所述第一阱区11中，两边缘的所述子漏区21位于所述第二阱区12中。
所述栅极结构40位于所述第一区域20和所述第二区域30之间的所述基底10上，具体是所述栅极结构40位于每个所述第二阱区12上。本实施例中，通过两个所述dummy结构将三个所述子漏区隔开，当中间的所述子漏区21接入高电压时，两个所述dummy结构增加了漏极电阻，接入的高电压不会直接作用到所述栅极结构40上，防止高电压导致器件出现电击穿，提高了器件的ESD能力。
【实施例二】
图2为本实施例提供的半导体器件的部分结构示意图。请参考图2，图2为实施例一提供的图1中第一区域处的结构示意图，本实施例与实施例一的区别在于：所述dummy结构22’的结构不同，本实施例中，所述dummy结构22’为FLASH结构，这里对所述FLASH结构不再做详细地说明，本领域技术人员可根据实际情况相应配置。在本实施例中，无需现有技术的SAB光罩也不需要引入新的工艺流程，所述dummy结构22’在FLASH结构制备工艺中同步制成，无需多余的光罩，也不需要新的工艺流程，减少光罩能够节省器件的制造成本。
在本实施例中，不需要在第一阱区11’中形成浅沟槽隔离结构，由于制造工艺形成的步骤是先形成所述dummy结构22’，再通过离子注入形成所述第一阱区11’，所述dummy结构22’的存在会影响离子注入的深度，导致所述dummy结构22’正下方的第一阱区11’的深度(D2)小于所述子漏区21正下方的第一阱区11’的深度(D1)，不影响本发明实现的技术效果，与制造工艺步骤相关。
综上，在本发明提供的一种半导体器件中，包括基底、三个子漏区、两个dummy结构、源区及栅极结构；其中所述基底具有第一区域和第二区域，所述第一区域位于相邻的两个所述第二区域之间；三个所述子漏区均位于所述基底的第一区域内；两个所述dummy结构分别位于相邻两个所述子漏区之间的所述基底上且一个所述子漏区位于两个所述dummy结构之间；所述源区位于所述基底的第二区域内；所述栅极结构位于所述第一区域和第二区域之间的所述基底上。本发明通过两个所述dummy结构将三个所述子漏区隔开，两个所述dummy结构使漏极电阻增加，且使外部接入的高电压不会直接作用到所述栅极结构上，防止高电压导致器件出现电击穿，提高了器件的ESD能力；另外，本发明无需现有技术的SAB光罩也不需引入新的工艺流程，能够直接在制造工艺中同步形成所述dummy结构，能够节省器件的制造成本。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (7)
1.一种半导体器件，其特征在于，包括：
基底，具有第一区域和第二区域，所述第一区域位于相邻的两个所述第二区域之间；
三个子漏区，位于所述基底的第一区域内；
两个dummy结构，分别位于相邻两个所述子漏区之间的所述基底上，其中所述dummy结构与栅极结构的结构相同，或者所述dummy结构为FLASH结构；
两个浅沟槽隔离结构，分别位于两个所述dummy结构正下方的所述基底中，每个所述浅沟槽隔离结构以分隔相邻的所述子漏区；
源区，位于所述基底的第二区域内；
栅极结构，位于所述第一区域和第二区域之间的所述基底上。
2.如权利要求1所述的半导体器件，其特征在于，两个所述dummy结构之间的子漏区作为漏极引出端。
3.如权利要求1所述的半导体器件，其特征在于，还包括第一阱区及第二阱区，所述第一阱区位于相邻的两个所述第二阱区之间，所述第一阱区位于所述基底的第一区域中，所述第一阱区与所述第二阱区的交界处位于边缘的子漏区的外边缘与内边缘之间。
4.如权利要求3所述的半导体器件，其特征在于，所述栅极结构位于每个所述第二阱区上，所述源区位于所述第二阱区中，所述dummy结构均位于所述第一阱区上。
5.如权利要求4所述的半导体器件，其特征在于，所述第一阱区具有第一导电类型，所述第二阱区具有第二导电类型，所述源区及所述子漏区均具有所述第一导电类型。
6.如权利要求5所述的半导体器件，其特征在于，所述第一导电类型及所述第二导电类型中一个为N型，另一个为P型。
7.如权利要求1所述的半导体器件，其特征在于，在所述源区及所述子漏区的表面均形成有金属硅化物层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110459666.3A CN113192949B (zh) | 2021-04-27 | 2021-04-27 | 半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110459666.3A CN113192949B (zh) | 2021-04-27 | 2021-04-27 | 半导体器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113192949A CN113192949A (zh) | 2021-07-30 |
| CN113192949B true CN113192949B (zh) | 2024-01-23 |
Family
ID=76979368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110459666.3A Active CN113192949B (zh) | 2021-04-27 | 2021-04-27 | 半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113192949B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102315217A (zh) * | 2010-06-29 | 2012-01-11 | 上海宏力半导体制造有限公司 | 多指条形ggnmos、静电保护电路 |
| CN104269440A (zh) * | 2014-09-30 | 2015-01-07 | 武汉新芯集成电路制造有限公司 | 堆栈式n型晶体管以及静电保护电路 |
| CN104392992A (zh) * | 2014-12-05 | 2015-03-04 | 中国科学院上海微系统与信息技术研究所 | 一种基于soi的硅控整流器esd保护器件结构 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200739876A (en) * | 2005-10-06 | 2007-10-16 | Nxp Bv | Electrostatic discharge protection device |
| CN107634056B (zh) * | 2016-07-07 | 2021-06-29 | 联华电子股份有限公司 | 半导体装置及其形成方法 |
-
2021
- 2021-04-27 CN CN202110459666.3A patent/CN113192949B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102315217A (zh) * | 2010-06-29 | 2012-01-11 | 上海宏力半导体制造有限公司 | 多指条形ggnmos、静电保护电路 |
| CN104269440A (zh) * | 2014-09-30 | 2015-01-07 | 武汉新芯集成电路制造有限公司 | 堆栈式n型晶体管以及静电保护电路 |
| CN104392992A (zh) * | 2014-12-05 | 2015-03-04 | 中国科学院上海微系统与信息技术研究所 | 一种基于soi的硅控整流器esd保护器件结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113192949A (zh) | 2021-07-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI713189B (zh) | 低電容瞬態電壓抑制器 | |
| KR100645039B1 (ko) | 정전기 방전 보호 소자 및 그 제조방법 | |
| EP1245048A1 (en) | Apparatus for current ballasting esd sensitive devices | |
| US20020030231A1 (en) | Semiconductor device having electrostatic protection circuit and method of fabricating the same | |
| KR100204986B1 (ko) | 집적 회로 및 집적 회로 제조 방법 | |
| TWI240403B (en) | Electrostatic discharge protection circuit | |
| US20050179087A1 (en) | LDMOS transistor with improved ESD protection | |
| US9219057B2 (en) | Electrostatic discharge protection device and method for manufacturing the same | |
| US8723263B2 (en) | Electrostatic discharge protection device | |
| CN113192948B (zh) | 半导体器件 | |
| US7190030B1 (en) | Electrostatic discharge protection structure | |
| TW445627B (en) | Electrostatic discharge buffer apparatus | |
| CN113192949B (zh) | 半导体器件 | |
| US6730967B2 (en) | Electrostatic discharge protection devices and methods for the formation thereof | |
| TWI682518B (zh) | 靜電放電防護元件 | |
| US20220376039A1 (en) | Low leakage esd mosfet | |
| US6534834B1 (en) | Polysilicon bounded snapback device | |
| TWI433298B (zh) | For the all-metal siliceous output into the ESD protection of the ballast structure | |
| JP3574359B2 (ja) | 半導体装置 | |
| US7075156B1 (en) | Collector structure for electrostatic discharge protection circuits | |
| TWI565024B (zh) | 靜電放電防護結構 | |
| US6914306B1 (en) | Electrostatic discharge protection device | |
| TWI705550B (zh) | 具有 esd保護元件的半導體裝置 | |
| KR100612948B1 (ko) | 낮은 항복전압을 갖는 정전기 보호회로의 트랜지스터 | |
| CN117410255A (zh) | 半导体结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |