CN104392992A - 一种基于soi的硅控整流器esd保护器件结构 - Google Patents

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Abstract

本发明提供一种基于SOI的硅控整流器ESD保护器件结构，包括SOI衬底；所述SOI衬底的顶层硅中定义有有源区，所述有源区中形成有P阱及N阱；其中：所述有源区表面形成有假栅极型硅化物隔离结构，所述假栅极型硅化物隔离结构周围的有源区表面形成有金属硅化物层。本发明利用假栅极型硅化物隔离结构来实现有源区中不同类型重掺杂区以及阱区之间的金属硅化物阻隔，其中，该假栅极可与SOI衬底上其它区域的正常栅极结构同时制作，从而减少了一层硅化物阻挡层掩膜版，有利于节约生产成本；制作工艺与SOICMOS工艺完全兼容，具有很强的设计可行性；本发明的ESD保护器件结构可以单独使用，也可以结合其他外部电路或器件使用，达到更好的抗ESD保护效果。

Description

一种基于SOI的硅控整流器ESD保护器件结构
技术领域
本发明属于半导体器件领域，涉及一种基于SOI的硅控整流器ESD保护器件结构。
背景技术
ESD(Electro-Static discharge，静电放电)是一种电荷的快速中和过程。由于静电电压很高，ESD会给集成电路带来破坏性的后果，造成集成电路的失效。因此，为了保护集成电路免遭ESD的损害，ESD保护电路同时的设计于集成电路中，以防止集成电路因受到ESD而损坏。
随着半导体工艺制程的日益先进，在IC设计中，ESD保护受到越来越多设计者的关注。组成ESD保护电路的元器件包括电阻(Resistor)、二极管(Diode)、三极管(Bipolar)、栅极接地金氧半场效应晶体管(GGMOSFET)、栅极耦合金氧半场效应晶体管(GCMOSFET)、硅控整流器(Silicon Controlled Rectifier，SCR)等等。在众多的ESD防护器件中，硅控整流器(SCR)由于其较低的维持电压，使得在相同的面积下具有最好的ESD防护能力。
CMOS电路为了达到较低的功耗、较高的速度和集成度、较好的抗辐射性能等而采用SOI衬底。SOI衬底由于埋氧层(BOX)的存在，使得SOI器件的导热性较体硅器件变差，大大降低SOI器件和电路抗ESD保护的能力。并且SOI器件由于不存在纵向PNPN结构，因此SOI器件不存在天然的SCR(硅控整流器)结构。目前，SOI SCR器件较常用的GGMOS(GateGrounded Metal-Oxide-Semiconductor，栅极接地金属氧化物半导体)器件具有更高的抗ESD保护的能力。
传统SOI SCR器件结构通常采用版图设计技术实现。在传统的SOI SCR器件设计中，由于需要阻断不同掺杂类型有源区表面金属硅化物，以避免各区之间短路，而会多增加一层掩膜版，相应的，在SOI SCR的制备过程中，于金属硅化物制作之前，需要在各掺杂类型有源区之间形成掩膜层(通常为光刻胶)，该掩膜层阻断该区域金属硅化物的形成，并在后续过程中被去除。该掩膜层通常称为硅化物阻挡层。由于需要额外增加一层掩膜版，使得SOI SCR的生产成本提高。
因此，提供一种基于SOI的新型硅控整流器ESD保护器件结构，以与SOI CMOS工艺兼容，实现良好的抗ESD保护能力，并降低生产成本，成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于SOI的硅控整流器ESD保护器件结构，用于解决现有技术中的SOI SCR在制备时需要额外增加掩膜版，导致生产成本提高的问题。
为实现上述目的及其他相关目的，本发明提供一种基于SOI的硅控整流器ESD保护器件结构，包括自下而上依次为背衬底、埋氧层及顶层硅的SOI衬底；所述顶层硅中定义有有源区，所述有源区中形成有P阱及N阱；其中：
所述有源区表面形成有假栅极型硅化物隔离结构，所述假栅极型硅化物隔离结构周围的有源区表面形成有金属硅化物层；
所述假栅极型硅化物隔离结构包括第一、第二、第三、第四、第五、第六及第七假栅极线，其中：
所述第一、第二、第三假栅极线依次平行间隔排列；所述第二假栅极线覆盖所述P阱与N阱的交界线，所述第一假栅极线外侧自左向右分别形成有第一P型重掺杂区、第三N型重掺杂区及第二P型重掺杂区；所述第三假栅极线外侧自左向右分别形成有第一N型重掺杂区、第三P型重掺杂区及第二N型重掺杂区；
所述第四、第五假栅极线分别垂直连接于所述第一假栅极线外侧，且所述第四假栅极线覆盖所述第一P型重掺杂区与第三N型重掺杂区的交界区域，所述第五假栅极线覆盖所述第三N型重掺杂区与第二P型重掺杂区的交界区域；
所述第六、第七假栅极线分别垂直连接于所述第三假栅极线外侧，且所述第六假栅极线覆盖所述第一N型重掺杂区与第三P型重掺杂区的交界区域，所述第七假栅极线覆盖所述第三P型重掺杂区与第二N型重掺杂区的交界区域；
所述第一P型重掺杂区与第二P型重掺杂区通过引线相连作为ESD保护器件的阳极；所述第一N型重掺杂区与第二N型重掺杂区通过引线相连作为ESD保护器件的阴极；
所述第三N型重掺杂区上的金属硅化物层表面形成有N阱接触部；所述第三P型重掺杂区上的金属硅化物层表面形成有P阱接触部。
可选地，所述顶层硅为P型掺杂层，所述顶层硅的部分区域直接作为所述P阱。
可选地，所述第一、第二、第三、第四、第五、第六及第七假栅极线均包括栅氧化层、形成于栅氧化层上的多晶硅层及形成于所述栅氧化层及多晶硅层两侧的侧墙。
可选地，所述第一、第二、第三、第四、第五、第六及第七假栅极线均电悬空。
可选地，所述第一、第二、第三、第四、第五、第六及第七假栅极线均接地。
可选地，所述P阱接触部或N阱接触部作为外部电路或器件的触发点。
可选地，所述外部电路或器件包括二极管、GGMOS或RC触发网络中的至少一种。
可选地，所述P阱接触部与所述阳极相连，所述N阱接触部与所述阴极相连。
可选地，位于所述第一、第二及第三假栅极线的间隔中的P阱表面及N阱表面也形成有金属硅化物层。
可选地，所述金属硅化物为钼硅化物、镍硅化物或钛硅化物。
如上所述，本发明的基于SOI的硅控整流器ESD保护器件结构，具有以下有益效果：(1)本发明中采用假栅极型硅化物隔离结构，利用假栅极(dummy gate)侧墙形成的自然隔离结构来实现有源区中不同类型重掺杂区以及阱区之间的金属硅化物阻隔，其中，该假栅极可与SOI衬底上其它区域的正常栅极结构同时制作，从而减少了一层硅化物阻挡层掩膜版，有利于节约生产成本；(2)本发明与SOI CMOS工艺完全兼容，具有很强的设计可行性；(3)本发明对于深亚微米级或纳米级的工艺更具吸引力；(4)本发明的基于SOI的硅控整流器ESD保护器件结构可以单独使用，也可以结合其他外部电路或器件使用，达到更好的抗ESD保护效果，从而可以应用于多种SOI ESD保护电路的设计。
附图说明
图1显示为本发明的基于SOI的硅控整流器ESD保护器件结构的俯视布局示意图。
图2显示为本发明的基于SOI的硅控整流器ESD保护器件结构中假栅极型硅化物隔离结构的俯视布局示意图。
图3显示为图1中有源区部分的A-A向剖视图。
图4显示为图1中有源区部分的B-B向剖面图。
元件标号说明
1                       背衬底
2                       埋氧层
3                       有源区
4                       P阱
5                       N阱
6                       假栅极型硅化物隔离结构
601                     第一假栅极线
602                     第二假栅极线
603                     第三假栅极线
604                     第四假栅极线
605                     第五假栅极线
606                     第六假栅极线
607                     第七假栅极线
7                       金属硅化物层
8                       第一P型重掺杂区
9                       第二P型重掺杂区
10                      第三P型重掺杂区
11                      第一N型重掺杂区
12                      第二N型重掺杂区
13                      第三N型重掺杂区
14                      N阱接触部
15                      P阱接触部
16                      栅氧化层
17                      多晶硅层
18                      侧墙
G1                      N阱接触端
G2                      P阱接触端
LAC                     阴极和阳极之间的间距
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种基于SOI的硅控整流器ESD保护器件结构，请参阅图1至图4，其中，图1显示为本发明的基于SOI的硅控整流器ESD保护器件结构的俯视布局示意图，图2显示为所述假栅极型硅化物隔离结构的俯视布局示意图，图3显示为图1中有源区部分的A-A向剖视图，图4显示为图1中有源区部分的B-B向剖面图。如图所示，所述基于SOI的硅控整流器ESD保护器件结构包括自下而上依次为背衬底1、埋氧层2及顶层硅的SOI衬底；所述顶层硅中定义有有源区3，所述有源区中形成有P阱4及N阱5；其中：所述有源区表面形成有假栅极型硅化物隔离结构6，所述假栅极型硅化物隔离结构6周围的有源区表面形成有金属硅化物层7。
本实施例中，SOI衬底的顶层硅本身为P型掺杂层，因此所述顶层硅的部分区域直接作为所述P阱4，而不用像所述N阱5一样额外进行阱注入。
所述假栅极型硅化物隔离结构6包括第一假栅极线601、第二假栅极线602、第三假栅极线603、第四假栅极线604、第五假栅极线605、第六假栅极线606及第七假栅极线607，其中：
所述第一假栅极线601、第二假栅极线602及第三假栅极线603依次平行间隔排列；所述第二假栅极线602覆盖所述P阱4与N阱5的交界线，所述第一假栅极线601外侧自左向右分别形成有第一P型重掺杂区8、第三N型重掺杂区13及第二P型重掺杂区9；所述第三假栅极线603外侧自左向右分别形成有第一N型重掺杂区11、第三P型重掺杂区10及第二N型重掺杂区12；
所述第四假栅极线604及第五假栅极线605分别垂直连接于所述第一假栅极线601外侧，且所述第四假栅极线604覆盖所述第一P型重掺杂区8与第三N型重掺杂区13的交界区域，所述第五假栅极线605覆盖所述第三N型重掺杂区13与第二P型重掺杂区9的交界区域；
所述第六假栅极线606及第七假栅极线607分别垂直连接于所述第三假栅极线603外侧，且所述第六假栅极线606覆盖所述第一N型重掺杂区11与第三P型重掺杂区10的交界区域，所述第七假栅极线607覆盖所述第三P型重掺杂区10与第二N型重掺杂区12的交界区域。
具体的，在ESD保护器件结构的制作过程中，各重掺杂区于所述假栅极型硅化物隔离结构6制作完毕之后形成。
具体的，所述第一P型重掺杂区8与第二P型重掺杂区9通过引线相连作为ESD保护器件的阳极；所述第一N型重掺杂区11与第二N型重掺杂区12通过引线相连作为ESD保护器件的阴极。
所述第三N型重掺杂区13上的金属硅化物层表面形成有N阱接触部14；所述第三P型重掺杂区10上的金属硅化物层表面形成有P阱接触部15，所述N阱接触部14与P阱接触部15分别具有一N阱接触端G1及P阱接触端G2。当然，所述第一P型重掺杂区8、第二P型重掺杂区9、第一N型重掺杂区11及第二N型重掺杂区12上的金属硅化物层表面也形成有接触部(未标号)，用于引出引线。
具体的，所述第一、第二、第三、第四、第五、第六及第七假栅极线均包括栅氧化层16、形成于栅氧化层16上的多晶硅层17及形成于所述栅氧化层16及多晶硅层17两侧的侧墙18。
其中，所述假栅极型硅化物隔离结构6可与SOI衬底上其它区域的正常栅极结构同时制作，从而相对于现有技术减少了一层硅化物阻挡层掩膜版，有利于节约生产成本；且与SOICMOS工艺完全兼容，具有很强的设计可行性。
所述假栅极型硅化物隔离结构6可以将ESD保护器件的阳极和阴极以及N阱和P阱之间的金属硅化物进行阻挡，以避免在器件正常工作下阳极和阴极之间短路。实际上，在所述假栅极型硅化物隔离结构6中，主要是利用假栅极侧墙形成的自然隔离结构来实现有源区中不同类型重掺杂区以及阱区之间的金属硅化物阻隔。
图3中示出了阴极和阳极之间的间距LAC，其最小值约为3Lmin+2Lspace，其中，Lmin为工艺最小栅长，Lspace为最小栅间距，随着工艺节点的减小，最小的LAC也可以达到更小的尺寸。从而本发明对于深亚微米级或纳米级的工艺更具吸引力。当然，为了减小SOI SCR器件在电路正常工作下的泄露电流(静态功耗)以及使SCR触发后的保持电压不至于过低，LAC避免采用最小尺寸。
需要指出的是，本发明的基于SOI的硅控整流器ESD保护器件结构中，P阱4与N阱5的交界区域设置有三条平行间隔排列的假栅极线：第一假栅极线601、第二假栅极线602及第三假栅极线603。相对于仅采用一条较宽的假栅极线，本发明采用三条假栅极线的设置可以有效避免形成不必要的CMOS管导通，从而防止ESD保护器件结构失效。以图4所示区域为例，若仅采用一条较宽的假栅极线(未示出)，该较宽的假栅极覆盖所述第二P型重掺杂层9与所述第二N型重掺杂层12之间的区域，则当该较宽的假栅极上有意或无意接入电信号时，其下左侧的PNP管(第二P型重掺杂层9-N阱5-P阱4)或右侧的NPN管(N阱5-P阱4-第二N型重掺杂层12)可能导通，导致电路失效。而本发明中采用间隔设置的三条假栅极线，可以有效避免该问题。
此外，位于所述第一假栅极线601、第二假栅极线602及第三假栅极线603的间隔中的P阱4表面及N阱5表面也可以形成有金属硅化物层7，由于金属硅化层被三条假栅极线隔断，因此不会引起短路，对ESD保护器件的性能无不良影响。同时，各假栅级的多晶硅层上方同样可形成有金属硅化物层(未图示)，但是由于侧墙上没有金属硅化物，因此，即使多晶硅层上方有金属硅化物，也能和其他有源区的金属硅化物阻断，从而亦不会对ESD保护器件的性能产生不良影响。
所述金属硅化物7可采用钼硅化物、镍硅化物或钛硅化物等，制作方法为：在形成所述假栅极型硅化物隔离结构6之后，在器件表面蒸镀钴(cobalt)、镍(nickel)或钛(titanium)金属，并进行热处理，形成金属硅化物层，并选择性腐蚀掉多余的金属。
在本发明的基于SOI的硅控整流器ESD保护器件结构的使用过程中，所述第一、第二、第三、第四、第五、第六及第七假栅极线可以均保持电悬空，也可以均接地。
另外，本发明的基于SOI的硅控整流器ESD保护器件结构可以单独使用来进行抗ESD保护，这种形式中，所述P阱接触部15与所述阳极相连，所述N阱接触部14与所述阴极相连。
本发明的基于SOI的硅控整流器ESD保护器件结构也可以与其它外部电路或器件结合，从而设计成其它的保护网络以达到更高的设计要求，达到更好的抗ESD保护效果。这种形式中，所述P阱接触部15或N阱接触部14作为外部电路或器件的触发点。所述外部电路或器件包括二极管、GGMOS或RC触发网络中的至少一种。因此，本发明可以应用于多种SOI ESD保护电路的设计，具有广泛的应用前景。
需要指出的是，在实际应用中，ESD保护器件结构可以根据需求采用多叉指结构，以增加器件的总宽度，即将图1所示有源区区域在水平面的纵向上复制或镜像复制至少一次，形成多个单元，相邻单元之间共用P阱或N阱，各单元之间并联。同时，每个叉指结构可采用多个N阱和P阱的触发点，相应的，需要增加纵向上的假栅极线数量，即将图1所示有源区区域在水平面的横向上复制至少一次。此处不应过分限制本发明的保护范围。
综上所述，本发明的基于SOI的硅控整流器ESD保护器件结构，具有以下有益效果：(1)本发明中采用假栅极型硅化物隔离结构，利用假栅极(dummy gate)侧墙形成的自然隔离结构来实现有源区中不同类型重掺杂区以及阱区之间的金属硅化物阻隔，其中，该假栅极可与SOI衬底上其它区域的正常栅极结构同时制作，从而减少了一层硅化物阻挡层掩膜版，有利于节约生产成本；(2)本发明与SOI CMOS工艺完全兼容，具有很强的设计可行性；(3)本发明对于深亚微米级或纳米级的工艺更具吸引力；(4)本发明的基于SOI的硅控整流器ESD保护器件结构可以单独使用，也可以结合其他外部电路或器件使用，达到更好的抗ESD保护效果，从而可以应用于多种SOI ESD保护电路的设计。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种基于SOI的硅控整流器ESD保护器件结构，包括自下而上依次为背衬底、埋氧层及顶层硅的SOI衬底；所述顶层硅中定义有有源区，所述有源区中形成有P阱及N阱；其特征在于：
所述有源区表面形成有假栅极型硅化物隔离结构，所述假栅极型硅化物隔离结构周围的有源区表面形成有金属硅化物层；
所述假栅极型硅化物隔离结构包括第一、第二、第三、第四、第五、第六及第七假栅极线，其中：
所述第一、第二、第三假栅极线依次平行间隔排列；所述第二假栅极线覆盖所述P阱与N阱的交界线，所述第一假栅极线外侧自左向右分别形成有第一P型重掺杂区、第三N型重掺杂区及第二P型重掺杂区；所述第三假栅极线外侧自左向右分别形成有第一N型重掺杂区、第三P型重掺杂区及第二N型重掺杂区；
所述第四、第五假栅极线分别垂直连接于所述第一假栅极线外侧，且所述第四假栅极线覆盖所述第一P型重掺杂区与第三N型重掺杂区的交界区域，所述第五假栅极线覆盖所述第三N型重掺杂区与第二P型重掺杂区的交界区域；
所述第六、第七假栅极线分别垂直连接于所述第三假栅极线外侧，且所述第六假栅极线覆盖所述第一N型重掺杂区与第三P型重掺杂区的交界区域，所述第七假栅极线覆盖所述第三P型重掺杂区与第二N型重掺杂区的交界区域；
所述第一P型重掺杂区与第二P型重掺杂区通过引线相连作为ESD保护器件的阳极；所述第一N型重掺杂区与第二N型重掺杂区通过引线相连作为ESD保护器件的阴极；
所述第三N型重掺杂区上的金属硅化物层表面形成有N阱接触部；所述第三P型重掺杂区上的金属硅化物层表面形成有P阱接触部。
2.根据权利要求1所述的基于SOI的硅控整流器ESD保护器件结构，其特征在于：所述顶层硅为P型掺杂层，所述顶层硅的部分区域直接作为所述P阱。
3.根据权利要求1所述的基于SOI的硅控整流器ESD保护器件结构，其特征在于：所述第一、第二、第三、第四、第五、第六及第七假栅极线均包括栅氧化层、形成于栅氧化层上的多晶硅层及形成于所述栅氧化层及多晶硅层两侧的侧墙。
4.根据权利要求1所述的基于SOI的硅控整流器ESD保护器件结构，其特征在于：所述第一、第二、第三、第四、第五、第六及第七假栅极线均电悬空。
5.根据权利要求1所述的基于SOI的硅控整流器ESD保护器件结构，其特征在于：所述第一、第二、第三、第四、第五、第六及第七假栅极线均接地。
6.根据权利要求1所述的基于SOI的硅控整流器ESD保护器件结构，其特征在于：所述P阱接触部或N阱接触部作为外部电路或器件的触发点。
7.根据权利要求6所述的基于SOI的硅控整流器ESD保护器件结构，其特征在于：所述外部电路或器件包括二极管、GGMOS或RC触发网络中的至少一种。
8.根据权利要求1所述的基于SOI的硅控整流器ESD保护器件结构，其特征在于：所述P阱接触部与所述阳极相连，所述N阱接触部与所述阴极相连。
9.根据权利要求1所述的基于SOI的硅控整流器ESD保护器件结构，其特征在于：位于所述第一、第二及第三假栅极线的间隔中的P阱表面及N阱表面也形成有金属硅化物层。
10.根据权利要求1所述的基于SOI的硅控整流器ESD保护器件结构，其特征在于：所述金属硅化物为钼硅化物、镍硅化物或钛硅化物。
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