TWI496274B - 暫態電壓抑制器電路及用於其中之二極體元件製造方法 - Google Patents

Description

暫態電壓抑制器電路及用於其中之二極體元件製造方法

本發明係有關一種暫態電壓抑制器(transient voltage suppressor, TVS)電路與用於其中之二極體元件及其製造方法，特別是指一種可承受較高順向電流之TVS電路與用於其中之二極體元件及其製造方法。

第1A圖顯示典型的暫態電壓抑制器(transient voltage suppressor,TVS)電路1，用以與至少一受保護電路2耦接，進而限制來自輸入輸出墊3的暫態電壓之振幅，以保護受保護電路2免於被具有高電壓的暫態訊號(如靜電)損害。一般而言，TVS電路1包含抑制元件S1，用以箝位上述暫態訊號的電壓振福，並吸收其電流。由於此抑制元件S1需要在非常短的時間內消耗高電流，因此具有大面積的PN接面，也因此使其具有非常高的寄生電容；如此一來，當受保護電路2正常操作時，受到此高寄生電容的影響，使其操作速度變慢，而限制了元件的應用範圍。

第3A圖與第3B圖顯示先前技術用於TVS電路中之二極體元件100的剖視示意圖與雜質濃度模擬分布圖。如第3A圖所示，先前技術二極體元件100形成於基板11中，包含N型井區13、場氧化區12與隔絕區12a、P型順向區15與N型逆向區16。第3B圖顯示先前技術二極體元件100中，自P型順向區15所在位置之上表面以下的雜質濃度模擬分布圖。

一種改善前述受保護電路2操作速度變慢的方法，如第1A圖所示，是於受保護電路2與抑制元件S1之間，插入至少 一寄生電容較小的二極體元件D1。二極體元件D1與抑制元件S1中的PN接面反向對接，以使電流順向流經二極體元件D1，並由抑制元件S1吸收高電流；此種方法利用低電容串聯高電容的方式，以降低電容值，提高受保護電路2的操作速度。這種作法雖然可改善抑制元件S1電容值太高的問題，但二極體元件D1仍須順向承受來自輸入輸出墊3的暫態訊號高電流，因此，若要保持其較低的電容值，TVS電路1可承受的暫態訊號電流值就會下降，如此也會限制TVS電路1的應用範圍。

有鑑於此，本發明即針對上述先前技術之不足，提出一種TVS電路與用於其中之二極體元件及其製造方法，以提高TVS電路可承受的電流值，並增加電路的保護與應用範圍。

本發明目的在提供一種暫態電壓抑制器電路與用於其中之二極體元件及其製造方法。

為達上述之目的，就其中一個觀點言，本發明提供了一種暫態電壓抑制器電路，用以耦接至一受保護電路，進而限制一輸入該受保護電路的暫態電壓之振幅，該暫態電壓抑制器電路包含：一抑制元件，具有一PN接面，用以限制該暫態電壓之振幅；以及至少一二極體元件，耦接於該受保護電路與該抑制元件之間，且與該PN接面反向對接；其中，該二極體元件形成於一第一導電型基板中，該基板具有一上表面，該二極體元件包括：一第一導電型或第二導電型井區，形成於該上表面下之該基板中；一分隔區，形成於該上表面下之該基板中，由上視圖視之，該分隔區位於該井區中；一第 一導電型順向區，形成於該分隔區一側之該上表面下方；一第二導電型逆向區，形成於該分隔區另一側之該上表面下方，且該順向區與該逆向區由該分隔區隔開；以及一埋層，形成於該井區下方之該基板中，其具有與該井區相同的導電型，且該埋層之雜質濃度高於該井區之雜質濃度。

就另一觀點，本發明也提供了一種用於暫態電壓抑制器電路中之二極體元件，用以與該暫態電壓抑制器電路中所包含之一具有PN接面之抑制元件反向對接，該用於暫態電壓抑制器電路中之二極體元件形成於一第一導電型基板中，該基板具有一上表面，該二極體元件包含：一第一導電型或第二導電型井區，形成於該上表面下之該基板中；一分隔區，形成於該上表面下之該基板中，由上視圖視之，該分隔區位於該井區中；一第一導電型順向區，形成於該場氧化區一側之該上表面下方；一第二導電型逆向區，形成於該場氧化區另一側之該上表面下方，且該順向區與該逆向區由該場氧化區隔開；以及一埋層，形成於該井區下方之該基板中，其具有與該井區相同的導電型，且該埋層之雜質濃度高於該井區之雜質濃度。

就再另一個觀點言，本發明也提供了一種用於暫態電壓抑制器電路中之二極體元件製造方法，該二極體元件用以與該暫態電壓抑制器電路中所包含之一具有PN接面之抑制元件反向對接，該製造方法包含：提供一第一導電型基板，該基板具有一上表面；形成一第一導電型或第二導電型井區於該上表面下之該基板中，並形成一埋層於該井區下方之該基板中，該埋層具有與該井區相同的導電型，且該埋層之雜質濃度高於該井區之雜質濃度；形成一分隔區於該上表面下之該基板中，由上視圖視之，該分隔區位於該井區中；形成一第一 導電型順向區於該分隔區一側之該上表面下方；以及形成一第二導電型逆向區於該分隔區另一側之該上表面下方，且該順向區與該逆向區由該分隔區隔開。

上述暫態電壓抑制器電路中，該抑制元件可包括一變阻器元件、一齊納二極體、二串聯對接的齊納二極體、或一無閘極金屬氧化物半導體(metal oxide semiconductor,MOS)元件。

其中一種較佳的實施例中，該分隔區包括一場氧化區或一純質半導體區

其中一種較佳的實施例中，該二極體元件為複數，且安排於該抑制元件兩側。

在其中一種較佳的實施例中，該埋層與該井區由上視圖視之，定義於相同區域。

底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。

本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。

請參閱第4A與4B圖，顯示本發明的第一個實施例，第4A圖顯示用於暫態電壓抑制器(transient voltage suppressor,TVS)電路中之二極體元件200的剖視示意圖。如第4A圖所示，二極體元件200形成於基板21中，其具有上表面21a。接著形成例如但不限於N型井區23於上表面21a下之基板21中。此外也形成埋層24於井區23下方之基板21中，埋層 24具有與井區23相同的導電型，在本實施例中，也就是N型，且埋層24之N型雜質濃度高於井區23之N型雜質濃度。埋層24和井區23的形成次序可以對調。然後形成場氧化區22與隔絕區22a於上表面21a下之基板21中，由上視圖(未示出)視之，場氧化區22位於井區23中；其中，場氧化區22與隔絕區22a例如為淺溝槽絕緣(shallow trench isolation,STI)結構或如圖所示之區域氧化(local oxidation of silicon,LOCOS)結構。接著，分別形成P型順向區25於場氧化區22一側之上表面21a下方，與N型逆向區26於場氧化區22另一側之上表面21a下方，且順向區25與逆向區26由場氧化區22隔開。

接下來請參閱第4B圖，顯示第一個實施例第4A圖中，虛線箭號方向上的雜質濃度模擬分布圖。如第4B圖所示，縱軸代表雜質濃度，橫軸代表距離上表面21a的深度；由雜質濃度分布曲線可以了解P型順向區25、N型井區23、N型埋層24與P型基板21的雜質濃度與深度的關係。比較先前技術第3B圖與本實施例第4B圖，可以看出本實施例相對於第3A與3B圖所示之先前技術，另外包含埋層24形成於井區23之下。此種安排方式的優點包括：在元件規格上，由於多了一個雜質濃度較高的埋層，可提高TVS電路中，二極體元件所能承受的暫態順向電流，增加TVS電路的應用範圍；在製程上，井區23與埋層24，皆可以利用相同的微影製程步驟形成遮罩，僅需要增加形成埋層24之離子植入製程步驟，因此幾乎不會增加製造成本。

詳言之，當受保護電路於正常操作時，其操作訊號的電壓與電流相對較小，因此，對此正常操作時的操作訊號而言，主 要是受到二極體200中，P型順向區25與N型井區23所產生的較低的電容影響，其電容與先前技術之二極體100之電容相當。另一方面，當受保護電路接收到高電壓與電流的暫態訊號(如靜電)時，此暫態訊號會受到P型順向區25與N型雜質濃度較高的埋層24所產生的較高電容影響，因此可承受較高的順向電流。總而言之，利用本發明之TVS電路，於受保護電路正常操作時，其受到TVS電路的電容影響較小或與先前技術相當，而使受保護電路的操作速度較快或與先前技術相當；但當具有高暫態電壓與電流的暫態訊號(如靜電)，輸入受保護電路時，利用本發明的TVS電路，可利用其具有暫態電容較高的特性，承受並消耗較高的電流，使得受保護電路可承受的暫態電壓與電流較高，以增強其靜電保護能力。

第5圖顯示本發明的第二個實施例，為應用本發明之TVS電路中之二極體元件300的剖視示意圖。如圖所示，相較於第一個實施例，在本實施例中，二極體元件300形成於基板31中，包含場氧化區32與隔絕區32a、P型井區33、P型埋層34、P型順向區35、與N型逆向區36。本實施例旨在說明，在本發明之二極體中，井區與埋層可以同為N型(如第一個實施例)或P型(如第二個實施例)，只需要注意其導電型相同，且埋層之雜質濃度高於井區之雜質濃度即可。

第6圖顯示本發明第的第三個實施例，為應用本發明之TVS電路中之二極體元件400的剖視示意圖。如圖所示，相較於第一個實施例，在本實施例中，二極體元件400形成於基板41中，包含純質半導體區42、N型井區43、N型埋層44、P型順向區45、與N型逆向區46。本實施例旨在說明，在本發明之二極體中，不僅可利用場氧化區隔開順向區與逆 向區，亦可以利用純質半導體區隔開順向區與逆向區。所謂純質半導體區係指基本上接近純質(intrinsic)半導體的區間，也就是未摻雜或低摻雜雜質之半導體區域。

請參閱第1B-1D圖以及第2圖，顯示應用本發明之TVS電路中，抑制元件的數種實施例。如第1B-1D圖以及第2圖所示，抑制元件例如但不限於為如第1B圖所示之變阻器元件V1、如第1C圖所示之齊納二極體D2、如第1D圖所示之二串聯對接的齊納二極體D2、或如第2圖所示之無閘極金屬氧化物半導體(metal oxide semiconductor,MOS)元件Q1。

請繼續參閱第2圖，顯示應用本發明之TVS電路中，一種較佳的安排方式，為：二極體元件Dp與Dn為複數，且安排於抑制元件，在此處為MOS元件Q1兩側，其中，二極體元件Dp例如但不限於包含N型之井區與埋層，且二極體元件Dn例如但不限於包含P型之井區與埋層。

請參閱第7圖，顯示第一個實施例二極體元件200的上視示意圖。如圖所示，應用本發明之TVS電路中，二極體元件200的埋層24與井區23由上視圖第7圖視之，定義於相同區域，也就是如圖所示，為重疊的區域，並且可以由同一微影製程步驟所定義，如此一來，可以幾乎不增加製造的成本，增強TVS電路承受暫態訊號的能力。

請參閱第8圖，顯示先前技術之TVS電路100與利用本發明之TVS電路200之電容對電壓的特性曲線，可以看出兩條曲線幾乎重疊，這表示於受保護電路於正常操作時，其電容的大小在上述兩種TVS電路100與200中是相同的，理由如前所述，這也表示應用本發明所增加之埋層，在正常操作中，並不影響其電容，也就不影響其操作速度。

接著請參閱第9圖，顯示先前技術之TVS電路100與利用本發明之TVS電路200在靜電測試的狀況下，溫度對電流的特性曲線，其中，在一定的溫度區間內，可以看出TVS電路100與200承受暫態訊號電流的大小，如圖所示，相較於先前技術TVS電路100，利用本發明之TVS電路200可以承受較高的電流。也就是說，根據第8圖與第9圖，可以瞭解，利用本發明，在不影響正常操作速度下，可以承受較高的暫態電流；另一方面，也可以說，利用本發明，在承受相同的暫態電流情況下，可以提升受保護電路的正常操作速度。

以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如深井區等；又如，上述關於二極體元件的實施例中，製造二極體元件的方法步驟可以改變，井區與埋層可以形成於場氧化區之前，亦可形成於場氧化區之後；又如，井區與埋層可利用相同遮罩定義，當然也可以不用任何遮罩，而以全面性的雜質植入技術來形成井區與埋層。本發明的範圍應涵蓋上述及其他所有等效變化。

1‧‧‧TVS電路

2‧‧‧受保護電路

3‧‧‧輸入輸出墊

11,21,31,41‧‧‧基板

12,22,32‧‧‧場氧化區

12a,22a,32a‧‧‧隔絕區

13,23,33,43‧‧‧井區

24,34,44‧‧‧埋層

15,25,35,45‧‧‧順向區

16,26,36,46‧‧‧逆向區

42‧‧‧純質半導體區

100,200,300,400‧‧‧二極體元件

D1,Dn,Dp‧‧‧二極體元件

D2‧‧‧齊納二極體

Q1‧‧‧MOS元件

第1A圖顯示典型的暫態電壓抑制器(transient voltage suppressor,TVS)電路1。

第1B-1D圖顯示應用本發明之TVS電路中，抑制元件的數種實施例。

第2圖顯示應用本發明之TVS電路中，二極體的一種較佳的 安排方式。

第3A-3B圖顯示先前技術用於TVS電路中之二極體元件100的剖視示意圖與雜質濃度模擬分布圖。

第4A與4B圖顯示本發明的第一個實施例。

第5圖顯示本發明的第二個實施例。

第6圖顯示本發明第的第三個實施例。

第7圖顯示第一個實施例二極體元件200的上視示意圖。

第8圖顯示先前技術之TVS電路100與利用本發明之TVS電路200之電容對電壓的特性曲線。

第9圖顯示先前技術之TVS電路100與利用本發明之TVS電路200在靜電測試的狀況下，溫度對電流的特性曲線。

21‧‧‧基板

22‧‧‧場氧化區

22a‧‧‧隔絕區

23‧‧‧井區

24‧‧‧埋層

25‧‧‧順向區

26‧‧‧逆向區

200‧‧‧二極體元件

Claims (12)

1. 一種暫態電壓抑制器電路，用以耦接至一受保護電路，進而限制一輸入該受保護電路的暫態電壓之振幅，該暫態電壓抑制器電路包含：一抑制元件，具有一PN接面，用以限制該暫態電壓之振幅；以及至少一二極體元件，耦接於該受保護電路與該抑制元件之間，且與該PN接面反向對接；其中，該二極體元件形成於一P型基板中，該基板具有一上表面，該二極體元件包括：一N型井區，形成於該上表面下之該基板中；一分隔區，形成於該上表面下之該基板中，由上視圖視之，該分隔區位於該井區中；一P型順向區，形成於該分隔區一側之該上表面下方；一N型逆向區，形成於該分隔區另一側之該上表面下方，且該順向區與該逆向區由該分隔區隔開；以及一N型埋層，形成於該井區下方之該基板中，其雜質濃度高於該井區之雜質濃度。
2. 如申請專利範圍第1項所述之暫態電壓抑制器電路，其中該分隔區包括一場氧化區或一純質半導體區。
3. 如申請專利範圍第1項所述之暫態電壓抑制器電路，其中該抑制元件包括一變阻器元件、一齊納二極體、二串聯對接的齊納二極體、或一無閘極金屬氧化物半導體元件。
4. 如申請專利範圍第1項所述之暫態電壓抑制器電路，其中該二極體元件為複數，且安排於該抑制元件兩側。
5. 如申請專利範圍第1項所述之暫態電壓抑制器電路，其中 該埋層與該井區由上視圖視之，定義於相同區域。
6. 一種用於暫態電壓抑制器電路中之二極體元件，用以與該暫態電壓抑制器電路中所包含之一具有PN接面之抑制元件反向對接，該用於暫態電壓抑制器電路中之二極體元件形成於一P型基板中，該基板具有一上表面，該二極體元件包含：一N型井區，形成於該上表面下之該基板中；一分隔區，形成於該上表面下之該基板中，由上視圖視之，該分隔區位於該井區中；一P型順向區，形成於該分隔區一側之該上表面下方；一N型逆向區，形成於該分隔區另一側之該上表面下方，且該順向區與該逆向區由該場氧化區隔開；以及一N型埋層，形成於該井區下方之該基板中，其雜質濃度高於該井區之雜質濃度。
7. 如申請專利範圍第6項所述之用於暫態電壓抑制器電路中之二極體元件，其中該分隔區包括一場氧化區或一純質半導體區。
8. 如申請專利範圍第6項所述之用於暫態電壓抑制器電路中之二極體元件，其中該抑制元件包括一變阻器元件、一齊納二極體、二串聯對接的齊納二極體、或一無閘極金屬氧化物半導體元件。
9. 如申請專利範圍第6項所述之用於暫態電壓抑制器電路中之二極體元件，其中該埋層與該井區由上視圖視之，定義於相同區域。
10. 一種用於暫態電壓抑制器電路中之二極體元件製造方法，該二極體元件用以與該暫態電壓抑制器電路中所包含之一具有PN接面之抑制元件反向對接，該製造方法包含： 提供一P型基板，該基板具有一上表面；形成一N型井區於該上表面下之該基板中，並形成一N型埋層於該井區下方之該基板中，該埋層具有與該井區相同的導電型，且該埋層之雜質濃度高於該井區之雜質濃度；形成一分隔區於該上表面下之該基板中，由上視圖視之，該分隔區位於該井區中；形成一P型順向區於該分隔區一側之該上表面下方；以及形成一N型逆向區於該分隔區另一側之該上表面下方，且該順向區與該逆向區由該分隔區隔開。
11. 如申請專利範圍第10項所述之用於暫態電壓抑制器電路中之二極體元件製造方法，其中該分隔區包括一場氧化區或一純質半導體區。
12. 如申請專利範圍第10項所述之用於暫態電壓抑制器電路中之二極體元件製造方法，其中該埋層與該井區由上視圖視之，定義於相同區域。