JP2010021218A - 半導体装置 - Google Patents

Abstract

【目的】従来のフローティングガードリング構造に比べてリーク電流を低減できる新しいフローティングガードリング構造を有する半導体装置を提供する。
【解決手段】分離Ｎｗｅｌｌ４、Ｐｗｅｌｌ５、ｐ⁺領域６、７および配線ａ〜ｅで構成されるフローティングガードリング構造を制御回路などを形成した回路Ｎｗｅｌｌ３ａの回りに配置することで、出力段素子を形成した出力段Ｎｗｅｌｌ２からのリーク電流の流入を抑制することができる。
【選択図】 図１

Description

この発明は、出力段素子と制御回路などが同一基板上に一体化した半導体装置において、出力段素子からのリーク電流が制御回路に流れ込むのを抑制した半導体装置に関する。

図４は、従来の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。分離領域２２にはＧＮＤ配線２５でＧＮＤ電位に固定された分離Ｎｗｅｌｌ４が形成されている。
図４に示すように、従来、出力段素子を形成した出力段Ｎｗｅｌｌ２と制御回路などが形成された回路Ｎｗｅｌｌ３ａ〜３ｃが同一基板（ｐ基板１）上に一体化した場合、分離領域２２上にｐ基板１と同一の導電型の高濃度不純物領域であるＰｗｅｌｌ５と逆導電型の高濃度不純物領域である分離Ｎｗｅｌｌ４を設けＧＮＤ配線１２、１３によって低インピーダンスで外部電位であるＧＮＤ電位に固定することで、出力段素子を形成する出力段Ｎｗｅｌｌ２からのリーク電流を吸い込ませ、制御回路を形成する回路Ｎｗｅｌｌ３への干渉を抑える方法が取られている。

また、図示しないが、深いトレンチや基板内部に絶縁膜を形成してＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）などを用いれば出力段素子と制御回路を電気的に完全に分離することができるが、コストが高いため用いられない場合がある。
図５は、従来のフローティングガードリング構造を有する半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。これはフローティングガードリング構造を有する分離領域２２の従来例で例えば特許文献１に開示されている。

この通常のフローティングガードリング構造は、分離領域２２にのみ存在し、分離Ｎｗｅｌｌ４とｐ⁺領域６およびフローティングガードリング配線２１（配線ａ、ｂ、ｄ）で構成される。
分離領域２２には外部電位に固定されない分離Ｎｗｅｌｌ４とこの分離Ｎｗｅｌｌ４に接続されたｐ⁺領域６が存在する。このｐ⁺領域６はＰｗｅｌｌ５の表面層に形成される。出力段Ｎｗｅｌｌ２から放出された電子の一部が分離Ｎｗｅｌｌ４に到達し分離Ｎｗｅｌｌ４を負電位とする。

負電位に接続されたｐ⁺領域６とＧＮＤ電位に接続されたｐ⁺領域９との間の分離領域２２（分離Ｎｗｅｌｌ４と回路Ｎｗｅｌｌ３の間のＰｗｅｌｌ５下）に電位勾配が生じる。この電位勾配は電子にとって障壁となるため電子は分離領域２２を越えて拡散しにくくなる。ただしｐ基板１の深い部分を通過する電子は一定の確率で回路Ｎｗｅｌｌ３ａに到達しリーク電流となる。

ｐ基板１の少数キャリアは従来の分離方法では拡散によって分離領域２２に到達した一部しか捕捉されないためリーク電流が大きいが、フローティングガードリング構造では分離領域２２に到達した少数キャリア自身によって分離領域２２に電位（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｐｏｔｅｎｔｉａｌ）が生じ、少数キャリアに対する障壁となるために回路Ｎｗｅｌｌ３に到達するリーク電流を減らすことができる。
電子デバイス・半導体電力変換合同研究会、ＥＤＤ−０６−６７、ＳＰＣ−０６−１３９、２００６、電気学会

しかし、フローティングガードリングによってリーク電流は減少するが、図５に示す従来のフローティングガードリング構造ではリーク電流を十分小さくすることは困難であり、リーク電流に敏感な回路Ｎｗｅｌｌがあると回路が誤動作する場合が起こる。
この発明の目的は、前記の課題を解決して、従来のフローティングガードリング構造に比べてリーク電流を低減できる新しいフローティングガードリング構造を有する半導体装置を提供することにある。

前記の目的を達成するために、第１導電型の半導体層の表面層にそれぞれ離して形成された第２導電型の第１領域と第２領域および第３領域と、前記第１領域と前記第２領域および前記第３領域をそれぞれ取り囲み前記半導体層の表面層に形成され該半導体層より不純物濃度が高い第１導電型の第４領域と、前記第１領域を取り囲むように前記第４領域に接して形成される第１配線と、前記第２領域と接して形成される第２配線とを有し、前記第１配線および前記第２配線をそれぞれ接続して外部電圧が印加されないフローティングガードリング配線とする構成とする。

また、前記第１領域と前記第２領域に挟まれ該第２領域に隣接して前記第４領域に接して形成され前記第２配線以上の長さの第３配線を有し、前記第１配線と前記第２配線および前記第３配線をそれぞれ接続して外部電圧が印加されないフローティングガードリング配線とするとよい。
また、前記フローティングガードリング配線下で該フローティングガードリング配線と接続し前記第４領域の表面層に該第４領域より不純物濃度が高い第１導電型の第５領域を形成するとよい。

また、前記第３領域を取り囲み前記第４領域に接してグランド電位に固定されるグランド配線を形成するとよい。
また、ｐ型の半導体層の表面層にそれぞれ離して形成されたｎ型の第１ウェル領域とｎ型の第２ウェル領域およびｎ型の第３ウェル領域と、前記第１ウェル領域と前記第２ウェル領域および前記第３ウェル領域をそれぞれ取り囲み前記半導体層の表面層に形成され該半導体層より不純物濃度が高いｐ型の第４ウェル領域と、前記第１ウェル領域を取り囲み前記第４ウェル領域と接して形成される第１配線と、前記第２ウェル領域に接して形成される第２配線とを有し、前記第１配線および前記第２配線をそれぞれ接続して外部電圧が印加されないフローティングガードリング配線とする構成とする。

また、前記第１ウェル領域と前記第２ウェル領域に挟まれ該第２ウェル領域に隣接して前記第４ウェル領域に接して形成され前記第２配線以上の長さの第３配線を有し、前記第１配線と前記第２配線および前記第３配線をそれぞれ接続して外部電圧が印加されないフローティングガードリング配線とするとよい。
また、前記フローティングガードリング配線下で該フローティングガードリング配線と接続し前記第４ウェル領域の表面層に該第４ウェル領域より不純物濃度が高い第１導電型の高濃度領域を形成するとよい。

また、前記第３ウェル領域を取り囲み前記第４ウェル領域に接して形成されグランド電位に固定されるグランド配線を形成し、前記第１ウェル領域の電位が正電位となり、前記第３ウェル領域の電位が負電位になるとよい。

この発明によれば、フローティングガードリング構造を制御回路などを形成した回路Ｎｗｅｌｌの回りに配置することで、出力段素子を形成した出力段Ｎｗｅｌｌからのリーク電流の流入を抑制することができる。
その結果、回路誤動作の確率を下げることができ信頼性を高められる。また、出力段Ｎｗｅｌｌからのリーク電流が大きな場合でも回路Ｎｗｅｌｌに流入するリーク電流を抑制できるので回路動作が可能となる。さらに、高温になってリーク電流が大きくなっても、回路Ｎｗｅｌｌに流入するリーク電流を抑制できるので回路動作が可能となる。

また、従来と同じリーク電流でも誤動作の確率が下げられるため、従来の分離領域より分離領域の距離を短くすることができて、チップ面積を小さくすることができる。

実施の形態を以下の実施例で図面を示しながら説明する。尚、従来構造と同一部位には同一の符号を付した。

図１は、この発明の第１実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。
図１で示す−０．６Ｖという電圧は、出力段Ｎｗｅｌｌ２に形成される出力段素子が動作して、出力段Ｎｗｅｌｌ２とｐ基板１のｐｎ接合が順バイアスされ出力段Ｎｗｅｌｌ２からｐ基板１へ電子が注入される電圧を示している。また、Ｖｃｃは制御回路の電源電圧であり、例えば５Ｖ〜６Ｖ程度である。

ｐ基板１の表面層に回路Ｎｗｅｌｌ３ａ〜３ｃと分離Ｎｗｅｌｌ４および出力段Ｎｗｅｌｌ２をそれぞれ離して形成する。これらのＮｗｅｌｌをそれぞれ取り囲むようにｐ基板１より不純物濃度が高いＰｗｅｌｌ５をｐ基板１の表面層に形成する。
このＰｗｅｌｌ５の表面層にＰｗｅｌｌ５より不純物濃度が高いｐ⁺領域６〜９を形成する。出力段Ｎｗｅｌｌ２を取り囲むｐ⁺領域８はＧＮＤ電位に固定される。フローティングガードリング配線１１は、最もリーク電流により誤動作を起こし易い回路Ｎｗｅｌｌ３ａを取り囲むｐ⁺領域７と、分離Ｎｗｅｌｌ４に隣接して形成されるｐ⁺領域６および分離Ｎｗｅｌｌ４のほぼ全面に接して形成される。このフローティングガードリング配線１１は分離Ｎｗｅｌｌ５と接して形成される配線ａと、ｐ⁺領域６と接して形成される配線ｂと、ｐ⁺領域７と接して形成される配線ｃと、これらの配線ａ〜ｃをそれぞれ接続する配線ｄ、ｅで構成される。配線ｂは配線ａと対向するように配置され、配線ａ以上に配線ｂの長さを長くする。また、配線ｃは回路Ｎｗｅｌｌ３ａを取り囲むように配置される。このフローティングガードリング配線１１は外部電圧が印加されずに電位的にフローティング（浮遊電位）となっている。

フローティングガードリング構造は、分離Ｎｗｅｌｌ４、Ｐｗｅｌｌ５、分離Ｎｗｅｌｌ４に隣接するｐ⁺領域６、回路Ｎｗｅｌｌ３ａを取り囲みＰｗｅｌｌ５に接して形成されるｐ⁺領域７、ｐ⁺領域６，７および分離Ｎｗｅｌｌ４にそれぞれ接続して形成されるフローティングガードリング配線１１（ａ〜ｅ）とで構成される。このフローティングガードリング配線１１はＡｌなどの金属配線でありｐ⁺領域６、７および分離Ｎｗｅｌｌ４と全面でオーミック接触している。但し、全面でなく複数箇所でオーミック接触させても構わない。

分離領域１０は、出力段Ｎｗｅｌｌ２と回路Ｎｗｅｌｌ３ａ〜３ｃに挟まれた箇所であり、Ｐｗｅｌｌ５と分離Ｎｗｅｌｌ４が含まれる。また、回路Ｎｗｅｌｌ３ａ〜３ｃが形成された領域が回路部１４である。
また、回路Ｎｗｅｌｌ３ｂ、回路Ｎｗｅｌｌ３ｃを取り囲むｐ⁺領域９の全面（または複数箇所）で接してＧＮＤ配線１３が形成されＧＮＤ電位に固定される。また、出力段Ｎｗｅｌｌ２を取り囲むｐ⁺領域８上にはＧＮＤ配線１２が形成されＧＮＤ電位に固定される。

図２はシミュレーションによる電位分布図であり、同図（ａ）従来構造の場合の電位分布図であり、同図（ｂ）は本発明構造の場合の電位分布図である。図２（ａ）は図５（ｂ）のＢ部を表し、図２（ｂ）は図１（ｂ）のＡ部を表している。ここで示した電位はＥｌｅｃｔｒｏｓｔａｔｉｃ Ｐｏｔｅｎｔｉａｌのことである。
シミュレーションを簡単にするために、図２（ａ）において、分離Ｎｗｅｌｌ４と回路Ｎｗｅｌｌ３ａに挟まれたＰｗｅｌｌ５に形成されるｐ⁺領域１６は従来構造の図５のｐ⁺領域６を示し、分離Ｎｗｅｌｌ４と回路Ｎｗｅｌｌ３ａに挟まれたＰｗｅｌｌ５に形成されるｐ⁺領域９は省略した。

また、図２（ｂ）において、分離Ｎｗｅｌｌ４と回路Ｎｗｅｌｌ３ａに挟まれたＰｗｅｌｌ５に形成されるｐ⁺領域１６は、本発明構造の図１のｐ⁺領域６、７を一つにまとめて表したものである。
図２（ａ）に示す従来構造では、分離領域２２と回路Ｎｗｅｌｌ３ａを挟んで反対側のｐ⁺領域９をＧＮＤ電位に固定している。また、出力段Ｎｗｅｌｌ２から注入された電子が分離Ｎｗｅｌｌ４に入り、この分離Ｎｗｅｌｌ４を負電位にバイアスし、その負電位が配線２１を介してＰｗｅｌｌ５を負電位にする。しかし、ｐ⁺領域９がＧＮＤ電位に固定されているので、Ｐｗｅｌｌ４の底面に形成される電子に対する障壁が低く、Ｖｃｃと接続する回路Ｎｗｅｌｌ３ａの底面は負電位にバイアスに回路Ｎｗｅｌｌ３ａに電子が入り込みリーク電流が大きい。

一方、図２（ｂ）に示す本発明構造では、分離領域２２と回路Ｎｗｅｌｌ３ａを挟んで反対側のｐ⁺領域７はフローテイングガードリング配線１１を介して負電位となっており、ｐ⁺領域７とｐ⁺領域１６で挟まれた回路Ｐｗｅｌｌ３ａを囲むＰｗｅｌｌ５は負電位となる。そのため、回路Ｎｗｅｌｌ３ａの底面は負電位となり、この底面と接するｐ基板１には電子に対して高い障壁が形成される。そのため、Ｖｃｃと接続する回路Ｎｗｅｌｌ３ａには電子の流入が抑制されてリーク電流が小さくなる。

本発明のフローティングガードリング構造は、従来、分離領域２２にのみ存在するフロテーィングガードリング配線２１を制御回路などが形成された回路Ｎｗｅｌｌ３ａまで延長し、最も誤動作の起こしやすいと推定される回路Ｎｗｅｌｌ３ａの周囲を囲む構成となっている。こうすることで電子からみて障壁の高い負電位によってリーク電流に敏感なＶｃｃと接続するＮｗｅｌｌ３ａが保護されて回路の誤動作の確率を下げることができる。

表１に従来のフローティングガードリング構造と本発明のフローティングガードリング構造とのデバイスシミュレーションによる到達電流結果を示す。このシミュレーションでは便宜的に従来構造を図２（ａ）に示す構成で行い、本発明構造を図２（ｂ）で示す構成で行なった。回路Ｎｗｅｌｌ３ａ（回路部）と出力段Ｎｗｅｌｌ２（出力デバイス）の間の距離は同じである。

この表１から回路Ｎｗｅｌｌ３ａへのリーク電流が大きく減少していることが確認できた。
実際の本発明構造は、図１（ｂ）に示すように、分離Ｎｗｅｌｌ４に隣接したｐ⁺領域６と回路Ｎｗｅｌｌ３ａに隣接したｐ⁺領域７の２つのｐ⁺領域があるため、さらに電子に対する障壁が大きくなり、リーク電流は表１の値より小さくなる。

また、実際の従来構造は、図５（ｂ）に示すように、回路Ｎｗｅｌｌ３ａの両側のｐ⁺領域９をＧＮＤ電位で固定しているので、電子に対する障壁は小さくなりリーク電流は表１の値よりさらに大きくなる。

図３は、この発明の第２実施例の半導体装置の要部平面図である。最もリーク電流で誤動作を起こし易い回路Ｎｗｅｌｌ３ａの他に、つぎに誤動作を起こし易い回路Ｎｗｅｌｌ３ｂもフローティングガードリング構造とする。こうすることで、回路部１４は一層誤動作しにくくなる。
勿論、全ての回路Ｎｗｅｌｌをフローティングガードリング配線で囲んでも構わない。その場合には、それぞれの回路Ｗｅｌｌがフローティングガードリング構造で保護されているので、ｐ⁺領域６および配線ｂは形成しなくても構わない。

この発明の第１実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図 シミュレーションによる電位分布図であり、（ａ）従来構造の場合の電位分布図であり、（ｂ）は本発明構造の場合の電位分布図 この発明の第２実施例の半導体装置の要部平面図 従来の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図 従来のフローティングガードリング構造を有する半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図

符号の説明

１ ｐ基板
２ 出力段Ｎｗｅｌｌ
３ａ〜３ｃ 回路Ｎｗｅｌｌ
４ 分離Ｎｗｅｌｌ
５ Ｐｗｅｌｌ
６〜９、１６ ｐ⁺領域
１０ 分離領域
１１ フローティングガードリング配線
１２、１３ ＧＮＤ配線
１４ 回路部
ａ〜ｈ 配線

Claims (8)

1. 第１導電型の半導体層の表面層にそれぞれ離して形成された第２導電型の第１領域と第２領域および第３領域と、前記第１領域と前記第２領域および前記第３領域をそれぞれ取り囲み前記半導体層の表面層に形成され該半導体層より不純物濃度が高い第１導電型の第４領域と、前記第１領域を取り囲むように前記第４領域に接して形成される第１配線と、前記第２領域と接して形成される第２配線とを有し、前記第１配線および前記第２配線をそれぞれ接続して外部電圧が印加されないフローティングガードリング配線とすることを特徴とする半導体装置。
2. 前記第１領域と前記第２領域に挟まれ該第２領域に隣接して前記第４領域に接して形成され前記第２配線以上の長さの第３配線を有し、前記第１配線と前記第２配線および前記第３配線をそれぞれ接続して外部電圧が印加されないフローティングガードリング配線とすることを特徴とする半導体装置。
3. 前記フローティングガードリング配線下で該フローティングガードリング配線と接続し前記第４領域の表面層に該第４領域より不純物濃度が高い第１導電型の第５領域を形成することを特徴とする請求項１または２に記載の半導体装置。
4. 前記第３領域を取り囲み前記第４領域に接してグランド電位に固定されるグランド配線を形成することを特徴とする請求項１または２に記載の半導体装置。
5. ｐ型の半導体層の表面層にそれぞれ離して形成されたｎ型の第１ウェル領域とｎ型の第２ウェル領域およびｎ型の第３ウェル領域と、前記第１ウェル領域と前記第２ウェル領域および前記第３ウェル領域をそれぞれ取り囲み前記半導体層の表面層に形成され該半導体層より不純物濃度が高いｐ型の第４ウェル領域と、前記第１ウェル領域を取り囲み前記第４ウェル領域と接して形成される第１配線と、前記第２ウェル領域に接して形成される第２配線とを有し、前記第１配線および前記第２配線をそれぞれ接続して外部電圧が印加されないフローティングガードリング配線とすることを特徴とする半導体装置。
6. 前記第１ウェル領域と前記第２ウェル領域に挟まれ該第２ウェル領域に隣接して前記第４ウェル領域に接して形成され前記第２配線以上の長さの第３配線を有し、前記第１配線と前記第２配線および前記第３配線をそれぞれ接続して外部電圧が印加されないフローティングガードリング配線とすることを特徴とする半導体装置。
7. 前記フローティングガードリング配線下で該フローティングガードリング配線と接続し前記第４ウェル領域の表面層に該第４ウェル領域より不純物濃度が高い第１導電型の高濃度領域を形成することを特徴とする請求項５または６に記載の半導体装置。
8. 前記第３ウェル領域を取り囲み前記第４ウェル領域に接して形成されグランド電位に固定されるグランド配線を形成し、前記第１ウェル領域の電位が正電位となり、前記第３ウェル領域の電位が負電位になることを特徴とする請求項５または６に記載の半導体装置。
   

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