CN108063133A - 一种基于soi工艺的静电保护器件及其构成的静电保护电路 - Google Patents

一种基于soi工艺的静电保护器件及其构成的静电保护电路 Download PDF

Info

Publication number
CN108063133A
CN108063133A CN201711194469.3A CN201711194469A CN108063133A CN 108063133 A CN108063133 A CN 108063133A CN 201711194469 A CN201711194469 A CN 201711194469A CN 108063133 A CN108063133 A CN 108063133A
Authority
CN
China
Prior art keywords
source electrode
contact zones
well region
drain electrode
electrostatic protection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201711194469.3A
Other languages
English (en)
Inventor
单毅
董业民
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Institute of Microsystem and Information Technology of CAS
Original Assignee
Shanghai Institute of Microsystem and Information Technology of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Institute of Microsystem and Information Technology of CAS filed Critical Shanghai Institute of Microsystem and Information Technology of CAS
Priority to CN201711194469.3A priority Critical patent/CN108063133A/zh
Publication of CN108063133A publication Critical patent/CN108063133A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors

Abstract

本发明提供一种基于SOI工艺的静电保护器件及其构成的静电保护电路，该器件为多指并联的GGNMOS，其包括埋氧层、P阱区、源极、漏极和栅极，还包括P+接触区和伪栅极，其中，所述P+接触区设置在所述源极的远离所述漏极的一侧，且所述P+接触区与所述源极之间通过P阱区隔开；所述伪栅极覆盖在所述P+接触区与所述源极之间的P阱区上。本发明能提高反向ESD保护能力。

Description

一种基于SOI工艺的静电保护器件及其构成的静电保护电路
技术领域
本发明涉及集成电路领域，尤其涉及一种基于SOI工艺的静电保护器件及其构成的静电保护电路。
背景技术
静电保护(ESD)是集成电路(IC)设计中的重要环节，随着工艺越来越先进，尤其是在新型的SOI(Silicon-On-Insulator，绝缘体硅片)工艺中，由于埋氧层(BOX)的存在，顶层硅(Si)厚度相比传统CMOS工艺要薄很多，而ESD电流通常又非常大，这就使得ESD电流更加难以泄放，同时电流趋于集中使得散热问题更为严重，因此器件更容易被烧毁，导致其ESD保护能力成为一大瓶颈。
如图1所示，为常用Gate-Ground NMOS(简称GGNMOS)的静电保护电路。通常GGNMOS由于需要较大尺寸，因此常采用多指并联结构(图中以两个NMOS并联为例)，图2为PD-SOI(部分耗尽SOI)工艺下的GGNMOS剖示图，图3为FD-SOI(全耗尽SOI)工艺下的GGNMOS剖示图，分别包括埋氧层1、P阱区2、源极3、漏极4和栅极5。其中，栅极5和源极3短接到地GND，漏极4接到焊盘PAD(即输入端)上。当有正的ESD脉冲加到PAD时，漏极(N+)-P阱-源级(N+)形成的寄生三极管NPN导通放电。
以图2为例，GGNMOS的基本工作原理是漏极-P阱-源极形成了寄生三极管NPN(即图2中虚线所示的NPN)，对于多指并联结构的NMOS而言会存在多个并联的NPN，每个NMOS对应一个。当漏极4施加了正向ESD脉冲而源级接地时，随着漏极4(连接PAD)上ESD电压的不断抬升，将引发漏极-P阱的反向PN结的漏电流不断增加。由于P阱存在着电阻，当有足够大的漏电流流过电阻时，就使得P阱-源极的PN结正偏，从而使得NPN开启，泄放ESD电流，这就是通常所说的ESD器件被触发开启。图2、图3中还可以看出漏极4在横向上宽度比源极3宽，漏极4的宽度被拉长了(即反向PN结被拉长)，这是为了适当增加寄生NPN导通时的电阻，目的是让多指并联结构尽可能均匀地被触发。
当漏极4施加了负向ESD脉冲而源级接地时，源极-P阱形成反偏PN结，P阱-漏极形成正偏PN结，导通机理同上一节所述，为了让多指并联结构尽可能均匀地被触发，源极3的宽度也需要被拉长，这就需要耗费更多的版图面积。
综上，传统GGNMOS结构的ESD保护主要依靠寄生NPN，而寄生NPN的单位尺寸放电能力较小，导致其ESD保护能力不足。
发明内容
本发明的目的在于提供一种基于SOI工艺的静电保护器件及其构成的静电保护电路，以提高器件的反向ESD保护能力。
为了实现上述目的，本发明一方面提供一种基于SOI工艺的静电保护器件，该器件为多指并联的GGNMOS，其包括埋氧层、P阱区、源极、漏极和栅极，还包括P+接触区和伪栅极，其中，
所述P+接触区设置在所述源极的远离所述漏极的一侧，且所述P+接触区与所述源极之间通过P阱区隔开；
所述伪栅极覆盖在所述P+接触区与所述源极之间的P阱区上。
进一步地，所述P阱区设置在所述埋氧层上；所述源极、漏极和P+接触区间隔设置在所述P阱区顶部形成的凹槽中；所述栅极覆盖在所述源极与漏极之间的P阱区上。
进一步地，所述源极、漏极和P+接触区间隔设置在所述埋氧层上，且所述P+接触区与源极之间、所述源极与漏极之间分别通过一P阱区隔开；所述栅极覆盖在所述源极与漏极之间的P阱区上。
本发明另一方面提供一种静电保护电路，该电路包括前述的静电保护器件，其中，该器件的栅极、P+接触区和源极接地，漏极接输入端。
通过采用上述技术方案，本发明具有如下有益效果：
本发明静电保护器件的伪栅极可以在P+接触区与源极之间形成PN结，当漏极施加了负向ESD脉冲且源级接地时，ESD电流直接通过PN结正向导通泄放，由于PN结只需要0.7V的正向电压就能导通放电，所以其ESD响应速度非常快；同时，PN结的正向导通电阻也小于NPN管，单位尺寸的PN结的导通放电能力也远远好于NPN管。因此，本发明器件的反向ESD保护能力得到了加强。
附图说明
图1为常用的GGNMOS静电保护电路的原理图；
图2为传统基于PD-SOI工艺的静电保护器件的结构剖示图；
图3为传统基于FD-SOI工艺的静电保护器件的结构剖示图；
图4为本发明基于PD-SOI工艺的静电保护器件的结构剖示图；
图5为本发明基于FD-SOI工艺的静电保护器件的结构剖示图；
图6为本发明GGNMOS静电保护电路的原理图。
具体实施方式
为使本发明更加明显易懂，兹以优选实施例，并配合附图作详细说明如下。
图4、图5给出了本发明改进的静电保护器件的两个实施例。与图2、图3的结构对比可知，本发明在传统多指并联的GGNMOS基础上，增设了P+接触区6和伪栅极(dummy gate)7。其中，P+接触区6设置在源极3的远离漏极4的一侧，且P+接触区6与源极3之间通过P阱区2隔开；伪栅极7覆盖在P+接触区6与源极3之间的P阱区2上。由于P+接触区6和P阱区2连通，则P阱区2可以通过P+接触区6与外部电连接(此处连接到GND)，伪栅极7可以在P+接触区6与源极3之间形成PN结(即图6中虚线所连的二极管)。由于伪栅极7的宽度在工艺上可以精确控制，因此能够很好地控制二极管的导通电流和电阻。
图4和图5的区别在于：图4为基于PD-SOI工艺的GGNMOS，其具有一个P阱区2，该P阱区2设置在埋氧层1上；源极3、漏极4和P+接触区6间隔设置在P阱区2顶部形成的凹槽中；栅极5覆盖在源极3与漏极4之间的P阱区2上。图5为基于FD-SOI工艺的GGNMOS，其源极3、漏极4和P+接触区6间隔设置在埋氧层1上，且各P+接触区6与源极3之间、源极3与漏极4之间分别通过一P阱区2隔开；栅极5覆盖在源极3与漏极4之间的P阱区2上。
经过本发明的改进后，当漏极4施加了负向ESD脉冲而源级接地时，ESD电流直接通过二极管正向导通泄放，由于二极管只需要0.7V的正向电压就能导通放电，所以其ESD响应速度非常快。同时，二极管的正向导通电阻也小于NPN管，单位尺寸的二极管的导通放电能力也远远好于NPN管。因此，本发明器件的反向ESD保护能力得到了加强。
需要说明的是，本发明正向ESD保护能力并没有变化，正向不采用二极管结构的原因是因为漏极4接PAD，在非ESD的正常工作情况下，漏极4电压比源极3(接地)要高得多，如果也采用正向二极管结构，那么就需要很多个二极管串联，才能保证非ESD的正常工作情况下漏极4到源极3不漏电，而多个二极管串联，会使串联的导通电阻变很大，导通电压也变高，最后的效果反而不如NPN管。
本发明的另一方面提供一种静电保护电路，该电路的结构如图6所示，包括本发明改进的静电保护器件，该器件的栅极5和源极3短接到地GND，漏极4接输入端PAD。
以上仅是本发明的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (4)

1.一种基于SOI工艺的静电保护器件，该器件为多指并联的GGNMOS，其包括埋氧层、P阱区、源极、漏极和栅极，其特征在于，还包括P+接触区和伪栅极，其中，
所述P+接触区设置在所述源极的远离所述漏极的一侧，且所述P+接触区与所述源极之间通过P阱区隔开；
所述伪栅极覆盖在所述P+接触区与所述源极之间的P阱区上。
2.根据权利要求1所述的基于SOI工艺的静电保护器件，其特征在于，所述P阱区设置在所述埋氧层上；所述源极、漏极和P+接触区间隔设置在所述P阱区顶部形成的凹槽中；所述栅极覆盖在所述源极与漏极之间的P阱区上。
3.根据权利要求1所述的基于SOI工艺的静电保护器件，其特征在于，所述源极、漏极和P+接触区间隔设置在所述埋氧层上，且所述P+接触区与源极之间、所述源极与漏极之间分别通过一P阱区隔开；所述栅极覆盖在所述源极与漏极之间的P阱区上。
4.一种静电保护电路，其特征在于，该电路包括权利要求1-3中任一项所述的静电保护器件，其中，该器件的栅极、P+接触区和源极接地，漏极接输入端。
CN201711194469.3A 2017-11-24 2017-11-24 一种基于soi工艺的静电保护器件及其构成的静电保护电路 Pending CN108063133A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201711194469.3A CN108063133A (zh) 2017-11-24 2017-11-24 一种基于soi工艺的静电保护器件及其构成的静电保护电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711194469.3A CN108063133A (zh) 2017-11-24 2017-11-24 一种基于soi工艺的静电保护器件及其构成的静电保护电路

Publications (1)

Publication Number Publication Date
CN108063133A true CN108063133A (zh) 2018-05-22

Family

ID=62134961

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711194469.3A Pending CN108063133A (zh) 2017-11-24 2017-11-24 一种基于soi工艺的静电保护器件及其构成的静电保护电路

Country Status (1)

Country Link
CN (1) CN108063133A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109037208A (zh) * 2018-08-02 2018-12-18 湖南师范大学 提高失效电压的双向假栅深阱静电保护器件及其制作方法
CN109742070A (zh) * 2018-12-21 2019-05-10 中国电子科技集团公司第四十八研究所 一种fdsoi可控硅静电保护器件
CN111403470A (zh) * 2019-08-13 2020-07-10 中国科学院上海微系统与信息技术研究所 一种基于soi工艺的晶闸管器件及静电保护电路
CN111883528A (zh) * 2020-08-31 2020-11-03 上海华虹宏力半导体制造有限公司 静电保护ggnmos结构
CN113192948A (zh) * 2021-04-27 2021-07-30 上海华虹宏力半导体制造有限公司 半导体器件
WO2023035153A1 (zh) * 2021-09-08 2023-03-16 华为技术有限公司 一种集成电路及esd保护器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030197246A1 (en) * 2002-04-22 2003-10-23 Ming-Dou Ker ESD protection circuit sustaining high ESD stress
US20060289936A1 (en) * 2005-06-28 2006-12-28 Ching-Hung Kao ESD protection device structure
CN103227202A (zh) * 2012-01-31 2013-07-31 台湾积体电路制造股份有限公司 FinFET体接触件及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030197246A1 (en) * 2002-04-22 2003-10-23 Ming-Dou Ker ESD protection circuit sustaining high ESD stress
US20060289936A1 (en) * 2005-06-28 2006-12-28 Ching-Hung Kao ESD protection device structure
CN103227202A (zh) * 2012-01-31 2013-07-31 台湾积体电路制造股份有限公司 FinFET体接触件及其制造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109037208A (zh) * 2018-08-02 2018-12-18 湖南师范大学 提高失效电压的双向假栅深阱静电保护器件及其制作方法
CN109037208B (zh) * 2018-08-02 2019-11-15 湖南师范大学 提高失效电压的双向假栅深阱静电保护器件及其制作方法
CN109742070A (zh) * 2018-12-21 2019-05-10 中国电子科技集团公司第四十八研究所 一种fdsoi可控硅静电保护器件
CN111403470A (zh) * 2019-08-13 2020-07-10 中国科学院上海微系统与信息技术研究所 一种基于soi工艺的晶闸管器件及静电保护电路
CN111883528A (zh) * 2020-08-31 2020-11-03 上海华虹宏力半导体制造有限公司 静电保护ggnmos结构
CN111883528B (zh) * 2020-08-31 2024-03-19 上海华虹宏力半导体制造有限公司 静电保护ggnmos结构
CN113192948A (zh) * 2021-04-27 2021-07-30 上海华虹宏力半导体制造有限公司 半导体器件
CN113192948B (zh) * 2021-04-27 2024-04-05 上海华虹宏力半导体制造有限公司 半导体器件
WO2023035153A1 (zh) * 2021-09-08 2023-03-16 华为技术有限公司 一种集成电路及esd保护器件

Similar Documents

Publication Publication Date Title
CN108063133A (zh) 一种基于soi工艺的静电保护器件及其构成的静电保护电路
US10510744B2 (en) Vertical nanowire transistor for input/output structure
US7786504B2 (en) Bidirectional PNPN silicon-controlled rectifier
US7915638B2 (en) Symmetric bidirectional silicon-controlled rectifier
TWI536535B (zh) 靜電放電防護裝置及靜電放電防護方法
CN102214655B (zh) 用于减小堆叠式静电放电保护电路的触发电压的集成电路和方法
CN101290933B (zh) 静电放电保护装置
TW533591B (en) Low-substrate noise ESD protection circuits by using bi-directional polysilicon diodes
KR101975608B1 (ko) 고전압용 esd 트랜지스터 및 그 정전기 보호 회로
CN105655325A (zh) 静电放电保护电路、结构及其制造方法
JP2008541414A (ja) Ｅｓｄ保護のためのガードウォール構造
CN102769029A (zh) 具有栅极叠层的器件
KR101043737B1 (ko) 정전기 방전 보호 소자
CN103165600B (zh) 一种esd保护电路
KR20100097420A (ko) 정전기 방전 보호 소자 및 이를 포함하는 정전기 방전 보호회로
CN101236967B (zh) 一种反相器内嵌的可控硅
CN201041806Y (zh) 一种增大静电电流有效流通面积的esd防护器件
US7348643B2 (en) Semiconductor dual guardring arrangement
US8937334B2 (en) Triggerable bidirectional semiconductor device
US8384124B2 (en) Semiconductor device and semiconductor integrated circuit device for driving plasma display using the semiconductor device
US20160260701A1 (en) Esd snapback based clamp for finfet
Tam et al. Snapback breakdown ESD device based on zener diodes on silicon-on-insulator technology
US20120049259A1 (en) Electrostatic discharge protection device
CN202888176U (zh) 一种bcd工艺下的esd器件结构
JP2008172216A (ja) ウェル電位トリガによるｅｓｄ保護

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20180522