CN109742070A - 一种fdsoi可控硅静电保护器件 - Google Patents

Abstract

本发明公开了一种内嵌GGNMOS和GDPMOS的FDSOI可控硅静电保护器件，包括N阱和P阱，N阱和P阱邻接，N阱内设有第一P+注入区，P阱内设有第一N+注入区，N阱与P阱的交界处嵌设有第二P+注入区和第二N+注入区。基于FDSOI的全介质隔离特点，本发明将GGNMOS与GDPMOS内嵌到SCR路径上，从而提高其静电放电效率，而且具有低触发电压、高维持电压、结构简单、易于集成等优点，适用于FDSOI器件及电路的静电保护。

Description

一种FDSOI可控硅静电保护器件

技术领域

本发明涉及集成电路静电保护领域，涉及一种FDSOI可控硅静电保护器件，特别涉及一种内嵌GGNMOS和GDPMOS的FDSOI可控硅静电保护器件。

背景技术

随着摩尔定律的发展，芯片的集成度不断提高，功耗和性能都得到大幅度的改进。然而，当体硅技术发展到28nm以后，技术复杂度和制造成本大幅提高，全耗尽型绝缘体上硅(FDSOI)应运而生。在相同的技术节点下，FDSOI技术可有效缩减制造工序，降低芯片功耗，提高产品良率，而且具有较强的抗辐射性能。由于在价格、功耗和性能等方面的优势，FDSOI在物联网等应用中逐渐成为了主流的技术。

统计数据表明：静电放电(Electro Static Discharge,ESD)是集成电路失效的最主要原因。由于FDSOI具有全介质隔离的特点，当静电轰击器件时，静电电流无法穿过埋氧层泄放到地端，因而FDSOI器件的静电保护能力比体硅器件差很多。通常而言，通过P阱中注入N+杂质，以及N阱中注入P+杂质，利用横向寄生PNP以及横向寄生NPN结构，实现SCR路径。但是，FDSOI器件的体硅厚度很薄，N+注入和P+注入区都深入埋氧层表面，因此所形成的正反馈结构具有较小的电流放大倍数。另外，传统的FDSOI静电保护器件的触发点位于P阱与N阱的交界处，具有较高的触发电压，当触发电压超过器件的源漏击穿电压时，会造成器件烧毁，无法有效泄放电流。

可见，现有的FDSOI器件的静电保护能力较弱，无法有效保护内核器件和电路。

发明内容

本发明要解决的技术问题是克服现有技术的不足，提供一种触发电压低、静电保护能力强、维持电压高、结构简单、易于集成的FDSOI可控硅静电保护器件。

为解决上述技术问题，本发明采用以下技术方案：

一种FDSOI可控硅静电保护器件，包括N阱和P阱，所述N阱和P阱邻接，所述N阱内设有第一P+注入区，所述P阱内设有第一N+注入区，所述N阱与P阱的交界处嵌设有第二P+注入区和第二N+注入区。

上述的FDSOI可控硅静电保护器件，优选地，所述第一P+注入区、N阱、P阱、第一N+注入区形成PNPN可控硅结构。

上述的FDSOI可控硅静电保护器件，优选地，还包括第一多晶硅栅，所述第一P+注入区、第一多晶硅栅、第二P+注入区与N阱构成PMOS管，所述PMOS管的栅极、漏极与阳极相连，形成内嵌GDPMOS结构。

上述的FDSOI可控硅静电保护器件，优选地，还包括第二多晶硅栅，所述第一N+注入区、第二多晶硅栅、第二N+注入区与P阱构成NMOS管，所述NMOS管的栅极、漏极与阴极相连，形成内嵌GGNMOS结构。

上述的FDSOI可控硅静电保护器件，优选地，包括至少三条静电泄放路径，第一条静电泄放路径从阳极经第一P+注入区、N阱、P阱、第一N+注入区到阴极；第二条静电泄放路径从阳极经第一P+注入区、N阱、第二P+注入区、P阱、第一N+注入区到达阴极；第三条静电泄放路径从阳极经第一P+注入区、N阱、第二N+注入区、P阱、第一N+注入区到达阴极。

上述的FDSOI可控硅静电保护器件，优选地，所述第一多晶硅栅设于所述第一P+注入区与第二P+注入区之间的N阱上；所述第一P+注入区和第一多晶硅栅均与阳极相连。

上述的FDSOI可控硅静电保护器件，优选地，所述第二多晶硅栅设于所述第一N+注入区与第二N+注入区之间的P阱上；所述第一N+注入区和第二多晶硅栅均与阴极相连。

上述的FDSOI可控硅静电保护器件，优选地，所述第二P+注入区和第二N+注入区之间存在水平间距，即两者并不邻接。

上述的FDSOI可控硅静电保护器件，优选地，所述第二P+注入区位于所述第一P+注入区与第一N+注入区之间；所述第二N+注入区位于所述第一P+注入区与第一N+注入区之间。

与现有技术相比，本发明的优点在于：

1、本发明相比于现有的可控硅静电保护器件，增加了至少两条静电泄放通路，有效提高静电保护能力。

2、本发明的可控硅静电保护器件内嵌GGNMOS和GDPMOS，当内嵌的GGNMOS触发后，会向P阱注入空穴电流，有效提高P阱电位；内嵌的GDPMOS触发后，会向N阱注入电子电流，有效降低N阱电位；从而促使SCR导通，提高SCR的正反馈强度。

3、本发明通过跨接的第二N+注入区和第二P+注入区，将触发点由P阱/N阱结转移到P阱/N+注入区结，和N阱/P+注入区结，有效降低触发电压，解决了现有FDSOI器件的静电保护能力较弱，无法有效保护内核器件和电路的问题。

附图说明

图1为FDSOI PMOS场效应晶体管的截面图。

图2为FDSOI NMOS场效应晶体管的截面图。

图3为本发明实施例1的FDSOI可控硅静电保护器件的版图。

图4为图3中沿B-B’切线的截面图。

图5为图3中沿C-C’切线的截面图。

图6是图3中沿A-A’切线的截面图。

图7是本发明实施例1的等效电路图。

图中各标号表示：

01、衬底；02、埋氧层；11、N阱；12、P阱；13、第一P+注入区；14、第一多晶硅栅；15、第一N+注入区；16、第二多晶硅栅；17、第二P+注入区；18、第二N+注入区。

具体实施方式

以下将结合说明书附图和具体实施例对本发明做进一步详细说明。

需要说明的是，下文描述了组件和布置的具体实例以简化本发明。这些仅仅是实例，并不旨在限制本发明。且在以下的描述中，第一部件形成在第二部件上方或上可以包括以直接接触的方法形成第一部件和第二部件的实施例，也可以包括第一部件和第二部件之间形成附加部件，使得第一部件和第二部件不直接接触的实施例。

实施例1

一种本发明的FDSOI可控硅静电保护器件，内嵌GGNMOS和GDPMOS，如图3所示，其等效电路图如图7所示，包括衬底01、所述衬底01上设有埋氧层02，所述埋氧层02上设有N阱11和P阱12，所述N阱11和P阱12邻接，图3中N阱11位于P阱12左侧。

所述N阱11内设有第一P+注入区13，所述P阱12内设有第一N+注入区15，所述第一P+注入区13、N阱11、P阱和第一N+注入区15形成PNPN结，其结构的截面图如图4所示。

所述N阱11与P阱12的交界处嵌设有第二P+注入区17和第二N+注入区18，即第二P+注入区17部分位于N阱11内，部分位于P阱12内，第二N+注入区18部分位于P阱12内，部分位于N阱11内。所述N阱11与P阱12位于所述第一P+注入区13与第一N+注入区15之间，即所述第二P+注入区17与第二N+注入区18均跨越N阱11和P阱12。

位于所述第一P+注入区13和P阱12之间的N阱11上方设有第一多晶硅栅14，即第一P+注入区13右侧的N阱11上方设有第一多晶硅栅14；位于所述第一N+注入区15和N阱11之间的P阱12上方设有第二多晶硅栅16，即第一N+注入区15左侧的P阱12上方设有第二多晶硅栅16。所述N阱11与第一多晶硅栅14之间，所述P阱12与第二多晶硅栅16之间均设有栅氧化层。

第一P+注入区13、第一多晶硅栅14与阳极相连，第一N+注入区15、第二多晶硅栅16与阴极相连。

其中，第一P+注入区13、第一多晶硅栅14、第二P+注入区17与N阱11构成PMOS管，如图1所示，且该PMOS管的栅极、漏极与阳极相连，形成内嵌GDPMOS结构，其截面图如图6所示。

第一N+注入区15、第二多晶硅栅16、第二N+注入区18与P阱12构成NMOS管，如图2所示，且该NMOS管的栅极、漏极与阴极相连，形成内嵌GGNMOS结构，其截面图如图5所示。

本实施例中，GDPMOS的衬底与PNP的衬底共用，GGNMOS的衬底与NPN的衬底共用。

本实施例中，所述第二P+注入区17和第二N+注入区18之间存在水平间距，如图3所示，即两者并不邻接。

当静电轰击器件的阳极时，前述单元构成三条静电泄放路径，第一静电泄放路径从阳极依次经第一P+注入区13、N阱11、P阱12、第一N+注入区15，到达阴极；第二静电泄放路径从阳极依次经第一P+注入区13、N阱11、第二P+注入区17、P阱12、第一N+注入区15，到达阴极，如图6所示；第三静电泄放路径从阳极依次经第一P+注入区13、N阱11、第二N+注入区18、P阱12、第一N+注入区15，到达阴极，如图5所示。

本实施例的可控硅静电保护器件的等效电路图如图7所示。根据图4，其等效电路图为一个SCR结构，由N阱,P+和N阱构成NPN晶体管Qn，由P阱，N+和P阱构成PNP晶体管Qp。根据图5，其等效电路图由一个GGNMOS和一个正向偏置的二极管串联构成。根据图6，其等效电路图由一个GDPMOS和一个正向偏置的二极管串联构成。当ESD静电轰击器件的阳极时，P+/N阱结和N+/P阱结触发，发生雪崩击穿，具有较低的触发电压。当N阱和P阱电位达到一定程度时，会诱发SCR开启，产生较大的泄放电流。同时另外两条路径也会开始工作，进一步提高静电泄放的性能。

基于FDSOI的全介质隔离特点，本发明将GGNMOS与GDPMOS内嵌到SCR路径上，从而提高其静电放电效率，而且具有低触发电压、高维持电压、结构简单、易于集成等优点，适用于FDSOI器件及电路的静电保护。

虽然本发明已以较佳实施例揭示如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围的情况下，都可利用上述揭示的技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均应落在本发明技术方案保护的范围内。

Claims (9)

1.一种FDSOI可控硅静电保护器件，其特征在于，包括N阱(11)和P阱(12)，所述N阱(11)和P阱(12)邻接，所述N阱(11)内设有第一P+注入区(13)，所述P阱(12)内设有第一N+注入区(15)，所述N阱(11)与P阱(12)的交界处嵌设有第二P+注入区(17)和第二N+注入区(18)。

2.如权利要求1所述的FDSOI可控硅静电保护器件，其特征在于，所述第一P+注入区(13)、N阱(11)、P阱(12)、第一N+注入区(15)形成PNPN可控硅结构。

3.如权利要求1所述的FDSOI可控硅静电保护器件，其特征在于，还包括第一多晶硅栅(14)，所述第一P+注入区(13)、第一多晶硅栅(14)、第二P+注入区(17)与N阱(11)构成PMOS管，所述PMOS管的栅极、漏极与阳极相连，形成内嵌GDPMOS结构。

4.如权利要求1～3任一项所述的FDSOI可控硅静电保护器件，其特征在于，还包括第二多晶硅栅(16)，所述第一N+注入区(15)、第二多晶硅栅(16)、第二N+注入区(18)与P阱(12)构成NMOS管，所述NMOS管的栅极、漏极与阴极相连，形成内嵌GGNMOS结构。

5.如权利要求1～3任一项所述的FDSOI可控硅静电保护器件，其特征在于，包括至少三条静电泄放路径，第一条静电泄放路径从阳极经第一P+注入区(13)、N阱(11)、P阱(12)、第一N+注入区(15)到阴极；第二条静电泄放路径从阳极经第一P+注入区(13)、N阱(11)、第二P+注入区(17)、P阱(12)、第一N+注入区(15)到达阴极；第三条静电泄放路径从阳极经第一P+注入区(13)、N阱(11)、第二N+注入区(18)、P阱(12)、第一N+注入区(15)到达阴极。

6.如权利要求3所述的FDSOI可控硅静电保护器件，其特征在于，所述第一多晶硅栅(14)设于所述第一P+注入区(13)与第二P+注入区(17)之间的N阱(11)上；所述第一P+注入区(13)和第一多晶硅栅(14)均与阳极相连。

7.如权利要求4所述的FDSOI可控硅静电保护器件，其特征在于，所述第二多晶硅栅(16)设于所述第一N+注入区(15)与第二N+注入区(18)之间的P阱(12)上；所述第一N+注入区(15)和第二多晶硅栅(16)均与阴极相连。

8.如权利要求1～3任一项所述的FDSOI可控硅静电保护器件，其特征在于，所述第二P+注入区(17)和第二N+注入区(18)之间存在水平间距。

9.如权利要求1～3任一项所述的FDSOI可控硅静电保护器件，其特征在于，所述第二P+注入区(17)位于所述第一P+注入区(13)与第一N+注入区(15)之间；所述第二N+注入区(18)位于所述第一P+注入区(13)与第一N+注入区(15)之间。