CN111883528A - 静电保护ggnmos结构 - Google Patents

静电保护ggnmos结构 Download PDF

Info

Publication number
CN111883528A
CN111883528A CN202010894029.4A CN202010894029A CN111883528A CN 111883528 A CN111883528 A CN 111883528A CN 202010894029 A CN202010894029 A CN 202010894029A CN 111883528 A CN111883528 A CN 111883528A
Authority
CN
China
Prior art keywords
region
ggnmos
well
heavily doped
type injection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010894029.4A
Other languages
English (en)
Other versions
CN111883528B (zh
Inventor
邓樟鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN202010894029.4A priority Critical patent/CN111883528B/zh
Publication of CN111883528A publication Critical patent/CN111883528A/zh
Application granted granted Critical
Publication of CN111883528B publication Critical patent/CN111883528B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种静电保护GGNMOS结构，适用于SOI工艺的插指状GGNMOS；在衬底的上层中，通过STI工艺定义出有源区，在有源区中形成多个P阱，所述的多个P阱之间互相间隔；所述P阱与外围的STI之间具有重掺杂N型注入区；所述P阱与P阱之间间隔有重掺杂N型注入区；所述重掺杂N型注入区与P阱均横向接触；在中心区域的P阱之间为重掺杂P型注入区，所述重掺杂P型注入区与其两侧的P阱横向接触。本发明通过中心区域的P阱及重掺杂P型注入区，使得每一插指都形成一个由S/B到漏端的体二极管，来增强GGNMOS的体二极管方向的ESD能力。

Description

静电保护GGNMOS结构
技术领域
本发明涉及半导体器件设计与制造领域，特别是指一种基于SOI工艺的静电保护GGNMOS结构。
背景技术
静电是一种客观的自然现象，产生的方式多种，如接触、摩擦、电器间感应等。静电的特点是长时间积聚、高电压、低电量、小电流和作用时间短的特点。静电在多个领域造成严重危害。摩擦起电和人体静电是电子工业中的两大危害，常常造成电子电器产品运行不稳定，甚至损坏。
随着半导体集成电路的制造工艺的特征尺寸越来越小，芯片单元的尺寸也越来越小，芯片的抗静电能力越来越变得重要。静电放电对IC芯片破坏性的影响更加显著。静电往往会导致半导体组件以及计算机系统等形成一种永久性毁坏，因而影响集成电路的电路功能，而使电子产品工作不正常，所以必须设计一些保护措施或者功能来保护芯片不受静电放电现象的破坏。
芯片上的ESD保护器件的设计需要考虑两个方面的问题：一是ESD保护器件要能够泄放大电流；二是ESD保护器件要能在芯片受到ESD冲击时将芯片引脚端电压箝制在安全的低电压水平。而基于上述设计考虑，用作ESD保护的器件主要有二极管、GGNMOS(GateGround NMOS，即栅接地的NMOS；对于PMOS，其栅极接到漏端，称为GDPMOS)、可控硅(SiliconControlled Rectifier，SCR)等。SCR是可控硅整流器的简称，即普通晶闸管。可控硅有单向、双向、可关断和光控几种类型。它具有体积小、重量轻、效率高、寿命长、控制方便等优点，被广泛用于可控整流、调压、逆变以及无触点开关等各种自动控制和大功率的电能转换的场合。SCR常用作ESD保护器件，特别是高压的ESD保护应用，SCR有面积小、ESD能力高的优势。不过传统的SCR结构，静电端是不能应用负电压，由等效电路可以看出，当静电端为负电压时，三极管截止不能导通，无法形成电流路径，这就限制了传统SCR在有负压设计的电路中用作ESD保护器件。插指状GGNMOS是非常实用的一种ESD保护器件。如图1所示，在P阱PW中形成有多个NMOS管，其P阱、Source源端以及Gate栅极均连接到地，漏端引出PAD。其中包含有Rsub等效衬底电阻。GGNMOS具有双向的ESD保护能力，从Drain漏端到S/B端，可以等效成NPN进行ESD保护，从S/B端到Drain端，可以等效成二极管进行ESD保护。图2是其等效电路图。GGNMOS对CMOS工艺制程的兼容性、快速的开关响应与低导通电阻等先天优势，成为CMOS工艺制程中最常选作为ESD防护器件的器件之一，其主要采用其寄生的横向NPN三极管工作来泄放ESD大电流，该寄生三极管的开启电压取决于该寄生的横向NPN三极管的集电极反向PN结的雪崩击穿电压，即GGNMOS的漏端与其衬底中的P阱之间的雪崩击穿电压。在选用GGNMOS作为ESD保护器件时需要设计的宽度很大，以保证能通过足够的泄放电流。
SOI工艺因为Buried Oxide layer(埋氧化层)的存在，没有P阱和N+区形成的二极管，因此SOI工艺的MOS管版图通常采用T型或者H型布局，B端(P阱)是侧面引出。如图3及图4所示，这样形成的体二极管因为PN结的接触面积太小，ESD能力非常微弱。
发明内容
本发明所要解决的技术问题在于提供一种适用于SOI工艺的静电保护GGNMOS结构，增强GGNMOS的体二极管方向的ESD能力。
为解决上述问题，本发明所述的静电保护GGNMOS结构，适用于SOI工艺，其特征在于：所述MOS结构为插指状GGNMOS；
提供一P型衬底，在所述P型衬底中通过SOI工艺形成埋氧化层；
在所述衬底的上层中，通过STI工艺定义出有源区，在有源区中形成多个P阱，所述的多个P阱之间互相间隔；
所述P阱与外围的STI之间具有重掺杂N型注入区；所述P阱与P阱之间间隔有重掺杂N型注入区；所述重掺杂N型注入区与P阱均横向接触；
在中心区域的P阱之间为重掺杂P型注入区，所述重掺杂P型注入区与其两侧的P阱横向接触。
进一步地改进是，所述的多个P阱上方还均具有多晶硅层。
进一步地改进是，所述的最外侧的靠近STI区域的重掺杂N型注入区为插指状GGNMOS的源区，所述源区与靠近源区的P阱上方的多晶硅短接并连接到地。
进一步地改进是，所述的位于中心区域的P阱及P阱之间的重掺杂P型注入区一起进行侧面引出并接地。
进一步地改进是，所述P阱之间的重掺杂N型注入区为所述插指状GGNMOS的漏区，所述漏区引出形成插指状GGNMOS的IO端口或者是电源端口。
进一步地改进是，所述中心区域的P阱与插指状GGNMOS的体区连通。
进一步地改进是，中心区域的P阱与所述漏区的重掺杂N型注入区形成体二极管；中心区域P阱引出后与源端或漏端接地，每一个插指状漏端均能形成二极管，最终形成多个二极管，增强GGNMOS的源/体端对漏端方向的抗ESD的能力。
进一步地改进是，将各区的掺杂类型反型，所述结构同样适用于GDPMOS。
本发明所述的静电保护MOS结构，针对插指状的GGNMOS，在漏区之间的P阱中插入重掺杂P型注入区，与P阱横向接触并侧边引出，同时该P阱与体区P阱连通，使插指状漏区与P阱之间均形成二极管结构，多二极管结构增强了S/B端到漏端的ESD能力。
附图说明
图1是现有的插指状GGNMOS器件的结构示意图。
图2是现有的插指状GGNMOS器件的等效电路图。
图3是现有的基于SOI工艺的插指状GGNMOS器件的结构示意图。
图4是现有的基于SOI工艺的插指状GGNMOS器件的版图。
图5是本发明提供的插指状GGNMOS器件的结构示意图。
图6是本发明提供的基于SOI工艺的插指状GGNMOS器件的版图。
具体实施方式
本发明所述的静电保护GGNMOS结构，基于SOI工艺的插指状GGNMOS器件，其剖面结构具体可参考如图5的剖面图及结合图6所示的平面版图所示，本发明实施例主要以NMOS为例，即GGNMOS,针对PMOS,即GDPMOS，将相关结构的掺杂类型反型即可，本实施例仅以GGNMOS结构做以下说明。
对于GGNMOS，在一P型衬底中通过SOI工艺形成埋氧化层(Buried oxide layer)。
在所述衬底的上层中，即埋氧化层的上方，通过STI工艺定义出有源区，在有源区中形成多个P阱，所述的多个P阱之间互相间隔。
所述靠近STI的P阱与外围的STI之间具有重掺杂N型注入区；重掺杂N型注入区与P阱横向接触且该P阱上方具有多晶硅层，靠STI的重掺杂N型注入区构成插指状GGNMOS的源区，并引出与其相邻的P阱一起接地。
在中心区域的P阱之间为重掺杂P型注入区，所述重掺杂P型注入区与其两侧的P阱横向接触，所述重掺杂P型注入区与其两侧的P阱短接到地。结合附图6的平面图，该P阱是与GGNMOS的体区(图中的B)连通，一起短接到地。所述P阱上方具有多晶硅层。
中心区域的P阱与靠源区的P阱之间还具有重掺杂N型注入区，该重掺杂N型注入区构成所述插指状GGNMOS的漏区，该漏区引出后形成插指状GGNMOS的IO端口或者电源口，作为所述ESD结构的一连接端。
中心区域的P阱与所述漏区的重掺杂N型注入区形成体二极管；中心区域P阱引出后与源端或漏端接地，每一个插指状漏端均能形成二极管，最终形成多个二极管，增强GGNMOS的源/体端对漏端方向的抗ESD的能力。
本发明中心区域的重掺杂P型注入区，与P阱横向接触并侧边引出，同时该P阱与体区P阱连通，使插指状漏区与P阱之间均形成二极管结构，多二极管结构增强了S/B端到漏端的ESD能力。
本发明通过版图和结构上的优化，通过中心区域，也就是漏区之间的P阱及重掺杂P型注入区，使得每一插指都形成一个由P阱和漏端的体二极管，来增强GGNMOS的体二极管方向的ESD能力。
本结构主要特征在于重掺杂P型注入区和P阱接触，通过接触引出与S/B端一起接地，中心区域的P阱及重掺杂P型注入区也接地，每一个漏端的插指都可以形成一个二极管，这样多插指就可以形成多个二极管来增强SOI工艺上GGNMOS的S/B端对漏端D方向的ESD能力。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种静电保护GGNMOS结构，适用于SOI工艺，其特征在于：所述MOS结构为插指状GGNMOS；
提供一P型衬底，在所述P型衬底中通过SOI工艺形成埋氧化层；
在所述衬底的上层中，通过STI工艺定义出有源区，在有源区中形成多个P阱，所述的多个P阱之间互相间隔；
所述P阱与外围的STI之间具有重掺杂N型注入区；所述P阱与P阱之间间隔有重掺杂N型注入区；所述重掺杂N型注入区与P阱均横向接触；
在中心区域的P阱之间为重掺杂P型注入区，所述重掺杂P型注入区与其两侧的P阱横向接触。
2.如权利要求1所述的静电保护GGNMOS结构，其特征是：所述的多个P阱上方还均具有多晶硅层。
3.如权利要求1所述的静电保护GGNMOS结构，其特征在于：所述的最外侧的靠近STI区域的重掺杂N型注入区为插指状GGNMOS的源区，所述源区与靠近源区的P阱上方的多晶硅短接并连接到地。
4.如权利要求1所述的静电保护GGNMOS结构，其特征在于：所述的位于中心区域的P阱及P阱之间的重掺杂P型注入区一起进行侧面引出并接地。
5.如权利要求1所述的静电保护GGNMOS结构，其特征是：所述P阱之间的重掺杂N型注入区为所述插指状GGNMOS的漏区，所述漏区引出形成插指状GGNMOS的IO端口或者是电源端口。
6.如权利要求4所述的静电保护GGNMOS结构，其特征是：所述中心区域的P阱与插指状GGNMOS的体区连通。
7.如权利要求5所述的静电保护GGNMOS结构，其特征是：中心区域的P阱与所述漏区的重掺杂N型注入区形成体二极管；中心区域P阱引出后与源端或漏端接地，每一个插指状漏端均能形成二极管，最终形成多个二极管，增强GGNMOS的源/体端对漏端方向的抗ESD的能力。
8.如权利要求1所述的静电保护GGNMOS结构，其特征是：将各区的掺杂类型反型，所述结构同样适用于GDPMOS。
CN202010894029.4A 2020-08-31 2020-08-31 静电保护ggnmos结构 Active CN111883528B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010894029.4A CN111883528B (zh) 2020-08-31 2020-08-31 静电保护ggnmos结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010894029.4A CN111883528B (zh) 2020-08-31 2020-08-31 静电保护ggnmos结构

Publications (2)

Publication Number Publication Date
CN111883528A true CN111883528A (zh) 2020-11-03
CN111883528B CN111883528B (zh) 2024-03-19

Family

ID=73199797

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010894029.4A Active CN111883528B (zh) 2020-08-31 2020-08-31 静电保护ggnmos结构

Country Status (1)

Country Link
CN (1) CN111883528B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112133698A (zh) * 2020-11-30 2020-12-25 珠海市杰理科技股份有限公司 Esd保护器件
CN113192932A (zh) * 2021-04-28 2021-07-30 上海华力微电子有限公司 测试结构及测试方法
CN113611744A (zh) * 2021-07-07 2021-11-05 上海华虹宏力半导体制造有限公司 适用soi型的静电保护mos结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040089909A1 (en) * 2002-11-07 2004-05-13 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit having improved esd protection
CN206040645U (zh) * 2016-09-29 2017-03-22 中芯国际集成电路制造(北京)有限公司 衬底触发的ggnmos管和静电保护电路
CN108063133A (zh) * 2017-11-24 2018-05-22 中国科学院上海微系统与信息技术研究所 一种基于soi工艺的静电保护器件及其构成的静电保护电路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040089909A1 (en) * 2002-11-07 2004-05-13 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit having improved esd protection
CN206040645U (zh) * 2016-09-29 2017-03-22 中芯国际集成电路制造(北京)有限公司 衬底触发的ggnmos管和静电保护电路
CN108063133A (zh) * 2017-11-24 2018-05-22 中国科学院上海微系统与信息技术研究所 一种基于soi工艺的静电保护器件及其构成的静电保护电路

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112133698A (zh) * 2020-11-30 2020-12-25 珠海市杰理科技股份有限公司 Esd保护器件
CN112133698B (zh) * 2020-11-30 2021-03-19 珠海市杰理科技股份有限公司 Esd保护器件
CN113192932A (zh) * 2021-04-28 2021-07-30 上海华力微电子有限公司 测试结构及测试方法
CN113192932B (zh) * 2021-04-28 2024-03-08 上海华力微电子有限公司 测试结构及测试方法
CN113611744A (zh) * 2021-07-07 2021-11-05 上海华虹宏力半导体制造有限公司 适用soi型的静电保护mos结构
CN113611744B (zh) * 2021-07-07 2024-01-19 上海华虹宏力半导体制造有限公司 适用soi型的静电保护mos结构

Also Published As

Publication number Publication date
CN111883528B (zh) 2024-03-19

Similar Documents

Publication Publication Date Title
CN111883528B (zh) 静电保护ggnmos结构
CN103811484B (zh) 包括半导体鳍的esd器件
US8704271B2 (en) Bidirectional electrostatic discharge (ESD) protection
US20090032838A1 (en) Symmetric bidirectional silicon-controlled rectifier
CN104716132B (zh) 一种低触发电压和高维持电压的硅控整流器及其电路
CN104766881A (zh) 半导体装置
US8703547B2 (en) Thyristor comprising a special doped region characterized by an LDD region and a halo implant
US11239229B2 (en) Self-biased bidirectional ESD protection circuit
CN108336085B (zh) 一种栅极嵌入小岛式可控硅静电防护器件
CN102376761A (zh) Ldmos esd结构
CN112599522B (zh) 一种快速开启均匀导通双向静电浪涌保护ic
CN109314131A (zh) 具有双浮接阱的低电容静电放电(esd)保护结构
CN110828453B (zh) 一种内嵌p+注入区分段型非对称可控硅静电释放器件
CN112466947A (zh) 一种基于静电放电保护结构的场效应管
CN109148438B (zh) 高压静电保护器件及等效电路
CN110277384B (zh) 防静电金属氧化物半导体场效应管结构
KR100504203B1 (ko) 반도체장치의 보호소자
CN111403379B (zh) 一种基于soi工艺的静电放电保护结构
CN111540736B (zh) Esd结构
US20200321330A1 (en) Device of protection against electrostatic discharges
Wang et al. Comprehensive study and corresponding improvements on the ESD robustness of different nLDMOS devices
TW202118060A (zh) 可阻擋逆電流之金氧半電晶體
CN112018106B (zh) 高压静电保护结构
CN114664815B (zh) 内嵌npn结构的高维持电压tvs分立器件
CN108257951B (zh) Scr结构及其构成的esd保护结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant