CN206040645U

CN206040645U - 衬底触发的ggnmos管和静电保护电路

Info

Publication number: CN206040645U
Application number: CN201621096278.4U
Authority: CN
Inventors: 雷玮; 刘婷婷; 李宏伟
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2016-09-29
Filing date: 2016-09-29
Publication date: 2017-03-22
Anticipated expiration: 2026-09-29

Abstract

本实用新型提供一种衬底触发的GGNMOS管和静电保护电路，所述衬底触发的GGNMOS管包括：P型半导体衬底；器件区，位于所述P型半导体衬底表面，所述器件区内形成至少两个NMOS管，所述NMOS管的栅极为条状结构；互连区，位于所述P型半导体衬底表面，且对称设置于所述器件区外围的两侧，所述互连区与所述NMOS管的栅极平行；衬底触发区，位于所述P型半导体衬底表面，且对称设置于所述器件区外围的两侧，并位于所述互连区之间，所述衬底触发区与所述NMOS管的栅极垂直。本实用新型采用新颖的版图设计方法，并采用电路分压结构从衬底触发GGNMOS，降低了GGNMOS开启电压，使ESD保护器件快速有效进入工作。

Description

衬底触发的GGNMOS管和静电保护电路

技术领域

本实用新型涉及集成电路静电保护电路设计领域，特别是涉及一种衬底触发的GGNMOS管和静电保护电路。

背景技术

在集成电路(Integrated Circuits)中，静电放电(ESD，Electrostaticdischarge)对芯片的可靠性影响不容忽视，尤其在深亚微米、纳米技术普遍应用的当今，外部环境、人体、机械、辐射场等静电放电对IC破坏性的影响更加显著，业界在IC的设计与制造过程中对ESD的防护做了大量的研究与实践。

为了达到保护芯片抵御静电袭击的目的，目前已经有多种静电防护器件被提出，比如二极管(diode)、可控硅(SCR，Silicon controlled rectifier)以及栅极接地的N型MOS管GGNMOS(Gate Ground NMOS)，其中GGNMOS在CMOS制程中被广泛采用，因为GGNMOS作为ESD防护器件有很多方便之处，制程的兼容性，快速的开关响应与低导通电阻是NMOS具备的先天条件，为了提高GGNMOS的抗击ESD能力，一般采用图1中所示的多指条形结构，图中器件区外周为保护环(Pick up ring)，用于在后续金属互连时将半导体衬底连接至地线GND，由于这种多叉指的GGNMOS结构中间的叉指的衬底电阻(R-sub)最大，先于其它叉指开启，造成GGNMOS的各个叉指不能均匀开启，最终导致整体电路的静电防护能力的下降。

优良的ESD器件需要有较低的开启电压，以保证ESD电流时的响应速率，精确的箝位电压来保护内部电路，单纯的GGNMOS在ESD保护工作中主要是采用其寄生的横向npn三极管工作来泄放大电流，该寄生三极管的开启电压取决于三极管集电极反向PN结的雪崩击穿，即漏极(Drain)与衬底(P-well)之间的雪崩击穿电压。但是未经过特殊处理的NMOS漏端与衬底的击穿电压相对较高。其原剖面图与工作原理图见图2和图3。

为了优化降低普通GGNMOS ESD保护器件的开启电压，常用的方案就是增加一次ESD注入(ESD implant)，如图4所示，在叉指的共用漏极区域注入ESD，等效为在寄生npn三极管的集电区注入p型离子，位置深度在漏端与p-Well界面的交界处，引入齐纳管的作用来达到降低雪崩击穿电压的目的，其剖面图和原理图分别参见图5和图6。ESD注入可以起到降低GGNMOS ESD保护器件开启电压的作用，但必须增加一层光刻和注入工艺，增加制造成本，且ESD注入的引入给器件带来更大的PN结漏电。

现有技术中有采用串联正向二极管来平衡分压，该结构用于tolerant IO的ESD保护设计，缺点是：电源在悬空状态会有较大的漏电；串联二极管的存在达林顿效应，其分压的效果随二极管个数增加明显下降，三个及以上的二极管串联分压效果不明显；此外，分压点的电位可能无法精确调制，存在对NMOS管的栅极氧化层可靠性退化的风险。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种衬底触发的GGNMOS管和静电保护电路，用于解决现有技术中GGNMOS静电保护器注入制程工艺复杂、响应速度慢、非一致触发以及分压电路设计不合理的问题。

为实现上述目的，本实用新型采用新颖的版图设计方法，并采用电路分压结构从衬底触发GGNMOS，可以降低GGNMOS开启电压，使ESD保护器件快速有效进入工作。具体的方案如下：

一种衬底触发的GGNMOS管，包括：P型半导体衬底；器件区，位于所述P型半导体衬底表面，所述器件区内形成至少两个NMOS管，所述NMOS管的栅极为条状结构；互连区，位于所述P型半导体衬底表面，且对称设置于所述器件区外围的两侧，所述互连区与所述NMOS管的栅极平行；衬底触发区，位于所述P型半导体衬底表面，且对称设置于所述器件区外围的两侧，并位于所述互连区之间，所述衬底触发区与所述NMOS管的栅极垂直。

于本实用新型的一实施方式中，所述GGNMOS管的栅极包括NMOS管中并列的多个条状结构的栅极，所述GGNMOS管的源极包括NMOS管中并列的多个条状结构的源极，所述GGNMOS管的漏极包括NMOS管中并列且共用的多个条状结构的漏极。

于本实用新型的一实施方式中，所述互连区与所述器件区之间、所述衬底触发区与所述器件区之间均留有间距。

于本实用新型的一实施方式中，所述P型半导体衬底表面还设有绝缘隔离所述器件区和所述互连区的浅沟槽区。

于本实用新型的一实施方式中，所述互连区的掺杂类型与所述P型半导体衬底相同。

于本实用新型的一实施方式中，所述互连区的掺杂浓度高于所述P型半导体衬底的掺杂浓度。

本实用新型还提供一种静电保护电路，包括：焊盘，适于接收静电脉冲；如上所述的GGNMOS管；分压控制电路，包括一个NMOS管和与其串联的至少一个PMOS管，其中，靠近所述焊盘的所述PMOS管的漏极连接所述焊盘，靠近所述NMOS管的所述PMOS管的源极与自身的栅极、所述NMOS管的漏极及所述NMOS管的栅极相连接，所述NMOS管的漏极及栅极均连接所述GGNMOS管，所述NMOS管的源极接地。

于本实用新型的一实施方式中，所述分压控制电路包括多个依次串联的PMOS管，所述PMOS管的源极与自身的栅极相连接，且与相邻的所述PMOS管的漏极相连接。

于本实用新型的一实施方式中，所述GGNMOS管的栅极和源极相连接并接地，所述GGNMOS管的漏极连接所述焊盘，所述GGNMOS管的衬底连接所述NMOS管的漏极。

如上所述，本实用新型的衬底触发的GGNMOS管和静电保护电路，具有以下有益效果：

1、NMOS管的版图布局将P⁺源边分离用作衬底触发，并不浪费多余的面积；此外，衬底触发区与互连区的距离可以调节，实现衬底电阻的调节，保证得到精确的触发电位。

2、取消ESD光罩，减少光刻、注入制程，以及降低ESD注入所引入的漏电。

3、衬底触发带来更加均匀的电场，使得NMOS管的各个指条一致性触发/开启，采用衬底触发区和互连区分离，利用衬底电阻轻松实现衬底分压。

4、分压控制电路结构让器件的响应速率不受电路影响，实现高速开启；该结构可以用作电源和地之间的ESD保护以及IO独立的ESD保护，并且在制程中有很好的兼容性，适用于28nm及以上的CMOS制程

5、分压控制电路部分的版图布局可以独立于GGNMOS管之外，并在IO设计中利用剩余空间安排设计，实现电性能连接即可，不浪费多余的面积。

附图说明

图1为现有技术中的多指条形GGNMOS管的版图布局俯视图。

图2为图1的剖视图。

图3为现有技术中的多指条形GGNMOS管的等效电路工作原理图。

图4为现有技术中的ESD注入技术中多指条形GGNMOS管的版图布局俯视图。

图5为图4的剖视图。

图6为现有技术中的ESD注入技术中多指条形GGNMOS管的等效电路工作原理图。

图7为本实用新型衬底触发的GGNMOS管的版图布局俯视图。

图8为图7中沿AA’的横截面图。

图9为本实用新型的静电保护电路结构图。

图10为图9的等效电路图。

元件标号说明

1 焊盘

2 分压控制电路

M1 PMOS管

M2 PMOS管

M3 PMOS管

M4 NMOS管

M5 GGNMOS管

R 衬底电阻

T NPN三极管

4 GGNMOS管

41 P型半导体衬底

42 器件区

43 互连区

44 衬底触发区

45 浅沟槽区

46 栅极

47 漏极

48 源极

具体实施方式

以下由特定的具体实施例说明本实用新型的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本实用新型的其他优点及功效。

请参阅图7至图10。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本实用新型可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本实用新型所能产生的功效及所能达成的目的下，均应仍落在本实用新型所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本实用新型可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本实用新型可实施的范畴。

现有的多指条形GGNMOS中，各寄生NPN管的基极到地线之间的寄生内阻各不相同，导致各寄生NPN管的基极电位也即基极与发射极的电势差各不相同，因此导通均匀性较差，当在漏极也即寄生NPN管的集电极外加电压时，各寄生NPN管不能同时导通，因此可能损坏部分GGNMOS。本实用新型采用新型的版图设计方法，以及采用电路分压结构从衬底触发GGNMOS，可以降低GGNMOS开启电压，使ESD保护器件快速有效的进入工作。

下面结合具体实施例对本实用新型做进一步介绍。

实施例1

请参阅图7-图8，本实用新型提供一种衬底触发的GGNMOS管，包括：P型半导体衬底41；器件区42，位于所述P型半导体衬底41表面，所述器件区42内形成至少两个NMOS管，所述NMOS管的栅极46为条状结构；互连区43，位于所述P型半导体衬底41表面，且对称设置于所述器件区42外围的两侧，所述互连区43与所述NMOS管的栅极46平行；衬底触发区44，位于所述P型半导体衬底41表面，且对称设置于所述器件区42外围的两侧，并位于所述互连区43之间，所述衬底触发区44与所述NMOS管的栅极46垂直。因为衬底触发区44位于互连区43之间，可以位于互连区43之间的任何位置，也即所述衬底触发区44与所述互连区43的距离可调节，从而衬底电阻R可调节。

器件区42内形成至少两个NMOS管，且所述NMOS管的栅极46均为条状结构，也即器件区42上形成多指条形的NMOS管；该实施例中，所述互连区43、所述衬底触发区44与所述器件区42均留有间隔。

作为示例，所述P型半导体衬底41表面还设有绝缘隔离所述器件区42和所述互连区43的浅沟槽区45。即所述器件区42与所述互连区43相邻且通过所述浅沟槽区45绝缘隔离。

作为示例，所述互连区43的掺杂类型与所述P型半导体衬底41相同，且掺杂浓度高于所述P型半导体衬底41，用以降低接触电阻。

该实施例中，NMOS管的结构布局将源边P⁺active分离用作衬底触发并不浪费多余的面积，此外衬底触发区44与互连区43的距离可以调节，实现衬底电阻R的调节，保证得到精确的触发电位。

实施例2

请参阅图9-图10，本实用新型还提供一种静电保护电路，包括：焊盘1，适于接收静电脉冲；如实施例1所述的GGNMOS管M5；分压控制电路2，包括一个NMOS管M4和与其串联的至少一个PMOS管，其中，靠近所述焊盘1的所述PMOS管的漏极连接所述焊盘1，靠近所述NMOS管M4的所述PMOS管的源极与自身的栅极、所述NMOS管M4的漏极及所述NMOS管M4的栅极相连接，所述NMOS管M4的漏极及栅极均连接所述GGNMOS管M5，所述NMOS管M4的源极接地。

作为示例，所述分压控制电路2包括多个依次串联的PMOS管，且每个所述PMOS管的源极与自身的栅极相连接，且与相邻的所述PMOS管的漏极相连接。

具体地，请参阅图9，依次串联的PMOS管可以包括PMOS管M1、PMOS管M2和PMOS管M3，其中，单个所述PMOS管的栅极和源极均相连接，所述PMOS管M1和所述PMOS管M2的源极与漏极相连接，所述PMOS管M2和所述PMOS管M3的源极与漏极相连接，所述PMOS管M1的漏极连接所述焊盘1，所述PMOS管M3的源极连接所述GGNMOS管M5。需指出的是，图9只是给出了三个PMOS管串联的情况，根据所需分压的大小可以选择串联N个PMOS管，其中N为大于等于1的整数。

需要说明的是，该实施例中的GGNMOS管M5也是多指条形的NMOS管，为了电路图的简化起见，将多指条形的NMOS管等效为一个GGNMOS管M5，这里可以参阅实施例1中的图7，GGNMOS管M5的栅极包括多指条形NMOS管并列的多个栅极46，GGNMOS管M5的源极包括多指条形NMOS管并列的多个源极48，GGNMOS管M5的漏极包括多指条形NMOS管并列且共用的多个漏极47。

图9和图10中的衬底电阻R或称作寄生电阻，事实上，衬底电阻R是存在于GGNMOS管M5本身的内部，但是为了方便说明电路原理，故将衬底电阻R画于电路图中。

作为示例，所述GGNMOS管M5的栅极和源极相连接并接地，所述GGNMOS管M5的漏极连接所述焊盘1，所述GGNMOS管M5的衬底连接所述NMOS管M4的漏极。

图10为图9的等效电路图，具体地，也即GGNMOS管等效为一个寄生NPN三极管T，其中，所述GGNMOS管的漏极作为所述NPN三极管T的集电极、所述GGNMOS管的源极作为所述NPN三极管T的发射机、所述GGNMOS管的衬底作为所述NPN三极管T的基极，基区宽度即GGNMOS管M5的沟道长度。

该实施例的静电保护电路的漏电可以控制到需求范围内，采用分压控制电路2结构，利用静电脉冲ESD的分压来提供衬底触发电位，并且衬底电位的大小可以根据需求调节，即触发点的电位按照制程的可靠性需求来调节。

该实施例的分压控制电路2部分的布局设计可以独立于GGNMOS管M5之外，并在IO设计中利用剩余空间安排设计，实现电性能连接即可。

综上所述，在本实用新型的GGNMOS管的版图布局将P⁺源边分离用作衬底触发，并不浪费多余的面积；此外，衬底触发区与互连区的距离可以调节，从而实现衬底电阻的调节，保证得到精确的触发电位；衬底触发带来更加均匀的电场，使得NMOS的各个指条一致性触发/开启，采用衬底触发区和互连区分离，利用衬底电阻轻松实现衬底分压；本实用新型取消了ESD光罩，减少光刻、注入制程，以及降低ESD注入所引入的漏电；本实用新型的分压控制电路结构让器件的响应速率不受其他电路的影响，实现高速开启；该结构可以用作电源和地之间的ESD保护以及IO独立的ESD保护，并且在制程中有很好的兼容性，适用于28nm及以上的CMOS制程；此外，分压控制电路部分的版图布局可以独立于GGNMOS之外，并在IO设计中利用剩余空间安排设计，实现电性能连接即可，不会浪费多余的面积。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims

1.一种衬底触发的GGNMOS管，其特征在于，包括：

P型半导体衬底；

器件区，位于所述P型半导体衬底表面，所述器件区内形成至少两个NMOS管，所述NMOS管的栅极为条状结构；

互连区，位于所述P型半导体衬底表面，且对称设置于所述器件区外围的两侧，所述互连区与所述NMOS管的栅极平行；

衬底触发区，位于所述P型半导体衬底表面，且对称设置于所述器件区外围的两侧，并位于所述互连区之间，所述衬底触发区与所述NMOS管的栅极垂直。

2.根据权利要求1所述的衬底触发的GGNMOS管，其特征在于，所述GGNMOS管的栅极包括NMOS管中并列的多个条状结构的栅极，所述GGNMOS管的源极包括NMOS管中并列的多个条状结构的源极，所述GGNMOS管的漏极包括NMOS管中并列且共用的多个条状结构的漏极。

3.根据权利要求1所述的衬底触发的GGNMOS管，其特征在于，所述互连区与所述器件区之间、所述衬底触发区与所述器件区之间均留有间距。

4.根据权利要求1所述的衬底触发的GGNMOS管，其特征在于，所述P型半导体衬底表面还设有绝缘隔离所述器件区和所述互连区的浅沟槽区。

5.根据权利要求1所述的衬底触发的GGNMOS管，其特征在于，所述互连区的掺杂类型与所述P型半导体衬底相同。

6.根据权利要求5所述的衬底触发的GGNMOS管，其特征在于，所述互连区的掺杂浓度高于所述P型半导体衬底的掺杂浓度。

7.一种静电保护电路，其特征在于，包括：

焊盘，适于接收静电脉冲；

如权利要求1至3中任一项所述的GGNMOS管；

分压控制电路，包括一个NMOS管和与其串联的至少一个PMOS管，其中，靠近所述焊盘的所述PMOS管的漏极连接所述焊盘，靠近所述NMOS管的所述PMOS管的源极与自身的栅极、所述NMOS管的漏极及所述NMOS管的栅极相连接，所述NMOS管的漏极及栅极均连接所述GGNMOS管，所述NMOS管的源极接地。

8.根据权利要求7所述的静电保护电路，其特征在于，所述分压控制电路包括多个依次串联的PMOS管，所述PMOS管的源极与自身的栅极相连接，且与相邻的所述PMOS管的漏极相连接。

9.根据权利要求7所述的静电保护电路，其特征在于，所述GGNMOS管的栅极和源极相连接并接地，所述GGNMOS管的漏极连接所述焊盘，所述GGNMOS管的衬底连接所述NMOS管的漏极。