CN105393358A - 在沟槽下方具有沉块扩散区的双极晶体管 - Google Patents
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Abstract
在所述示例中，一种双极晶体管(100)包括：具有半导体表面(106)的衬底(105)；以及第一沟槽封装件和第二沟槽封装件(121，122)，这两个沟槽封装件均至少内衬有电介质，所述电介质从所述半导体表面(106)的顶侧(106a)向下延伸至沟槽深度。所述第一沟槽封装件(121)限定内封闭区。基极(140)和在所述基极(140)中形成的发射极(150)在所述内封闭区之内。埋层(126)在所述沟槽深度之下，包括在所述基极(140)下方。沉块扩散区(115)包括在所述第一沟槽封装件和第二沟槽封装件(121，122)之间的从所述半导体表面(106)的所述顶侧(106a)延伸到所述埋层的第一部分(115a)，和在所述内封闭区之内的第二部分(115b)。所述第二部分(115b)不延伸至所述半导体表面(106)的所述顶侧(106a)。
Description
技术领域
本发明整体涉及集成电路，并且具体涉及在沟槽下方具有沉块(sinker)扩散区的双极晶体管。
背景技术
双极结晶体管为由一对P-N结形成的有源半导体器件，所述结包括发射极-基极结和集电极-基极结。NPN双极结晶体管具有薄的P型材料区，其在提供发射极区和集电极区的两个N型材料区之间提供基极区。PNP双极结晶体管具有薄的N型材料区，其在提供发射极区和集电极区的两个P型材料区之间提供基极区。通过在发射极-基极结两端施加的电压控制电荷载流子的运动，该运动在集电极区和发射极区之间产生电流。
对于其它器件的静电放电(ESD)保护，常规的垂直NPN双极器件通常包括n-埋层(NBL)，该n-埋层(NBL)与N+沉块扩散区一起作为每个器件带中的集电极，其提供低电阻路径以将ESD冲击感生电流导回至衬底的顶部表面(例如，顶部硅表面)。当形成N+沉块时，离子植入物之后是掺杂剂的热扩散，以达到几微米的深度，从而提供到NBL的低电阻连接。由于N+沉块的大的横向扩散，器件间距局限于大的尺寸，这消耗集成电路(IC)裸片上的较大面积。
发明内容
在所描述的示例中，一种双极晶体管包括：具有半导体表面的衬底；以及第一沟槽封装件和第二沟槽封装件，所述第一沟槽封装件和所述第二沟槽封装件均至少内衬有电介质，所述电介质从所述半导体表面的顶侧向下延伸至沟槽深度。所述第一沟槽封装件限定内封闭区。基极和形成于所述基极中的发射极在所述内封闭区之内。埋层在所述沟槽深度下面，包括在所述基极下方。沉块扩散区包括在所述第一沟槽封装件和所述第二沟槽封装件之间的从所述半导体表面的所述顶侧延伸到所述埋层的第一部分，和在所述内封闭区之内的第二部分。所述第二部分不延伸至所述半导体表面的所述顶侧。
附图说明
图1为根据一个示例性实施例的示例性垂直双极晶体管的剖面图，该垂直双极晶体管具有在第一沟槽封装件和第二沟槽封装件周围向上扩散的沉块扩散区，其限制沉块的横向扩散以构建垂直双极晶体管的集电极。
图2为根据一个示例性实施例的示例性垂直双极晶体管的剖面图，该垂直双极晶体管具有在第一沟槽封装件和第二沟槽封装件周围向上扩散的沉块扩散区，其限制沉块的横向扩散以构建垂直双极晶体管的集电极，以及第三沟槽封装件，该第三沟槽封装件迫使由ESD事件触发的击穿二极管从垂直双极晶体管的有源区横向移开(并且因此分离)。
图3为根据一个示例性实施例的ESD保护集成电路(IC)的框图，在所述ESD保护的集成电路中，可结合所公开的垂直双极晶体管以保护IC的一个或更多个端子。
图4A为当接收模拟ESD冲击时，从NPN垂直双极晶体管的发射极(E)到集电极(C)的电流的图表，其中所述NPN垂直双极晶体管具有常规的较少沟槽N+沉块扩散区作为集电极，其中所示的线描绘ESD感生电流。
图4B为从图2的NPN垂直双极晶体管的发射极(E)到集电极(C)的电流的图表，其中所述电流限定沉块的横向扩散以提供垂直双极晶体管的集电极，以及第三沟槽封装件。
具体实施方式
在所描述的示例中，垂直双极晶体管包括在一对第一沟槽封装件和第二沟槽封装件周围向上扩散的沉块扩散区，其限定沉块的横向扩散以提供垂直双极晶体管的集电极。该公开的对沉块横向扩散的限制显著减小了沉块扩散区的横向尺寸并且因此减小晶体管占用面积(footprint)。
另一个沟槽封装件可被添加在所述沟槽封装件对之外。以这种方式，对于静电放电(ESD)保护应用，由ESD事件触发的击穿二极管从垂直双极晶体管的有源区横向移开并且因此与其分开。额外沟槽封装件的添加使得能够更好地控制ESD感生电流，并且其迫使所得的热点距衬底的顶部表面更深。这增大在极端ESD事件(诸如IEC(例如，IEC61000-4-2标准))脉冲下的强健性。
图1为根据一个示例性实施例的示例性NPN垂直双极晶体管100的剖面图，该垂直双极晶体管100具有在第一沟槽封装件121和第二沟槽封装件122的周围向上扩散的N+沉块扩散区115，其限制N+沉块扩散区115的横向扩散以构建垂直双极晶体管的集电极。虽然所公开的垂直双极晶体管被一般描述为NPN，但能够通过在其它微小设计修改的情况下倒换掺杂类型而形成PNP双极晶体管。
另外，虽然为简单起见而一般示出为单个双极器件，但相对于单个大面积双极晶体管来说，所公开的双极晶体管的阵列亦可用于实践ESD保护应用。例如，所公开的集电极通向周边器件，因为集电极是在一对沟槽封装件周围向上扩散形成的。因此，单个NPN双极单元电池的缩放的效率通常有限，因为N+沉块扩散区115或n-埋层(NBL)126的电阻最终将限制电流处理能力。单元双极电池的阵列一般将有利于电流处理能力，但由于N+沉块扩散区和沟槽封装件消耗而具有一些面积损失。
第一沟槽封装件121和第二沟槽封装件122至少内衬有电介质，并且从被示为P-衬底105的衬底的半导体表面106的顶侧106a向下延伸。衬底105和/或半导体表面106能够包含硅、硅锗(SiGe)或其它半导体材料。一种特定布置为硅衬底上的SiGe半导体表面。例如，第一沟槽封装件121和第二沟槽封装件122可包括浅沟槽隔离(STI)或其它合适的电介质隔离结构。第一沟槽封装件121限定内封闭区。第一沟槽封装件121和第二沟槽封装件122的沟槽深度通常均在0.5μm至8μm的范围内。
第一沟槽封装件121和第二沟槽封装件122能够用电介质(诸如氧化硅、氮化硅或氧氮化硅)填充，或者用电介质做内衬然后用另一种材料(诸如多晶硅)填充。一种示例性的沟槽方法包括形成图案并且然后在硬掩膜中蚀刻孔眼(诸如氧化垫、加上氮化硅或较厚的层，如果需要的话)，干蚀刻以切割沟槽，以及热衬垫氧化以形成第一电介质层。沉积的氧化物能够进一步填充沟槽，并且沉积的多晶硅(掺杂或非掺杂的)也能用于填充电介质内衬的沟槽。
垂直双极晶体管100包括基极140和在该基极中形成的发射极150。虽然示出单个发射极150，但所公开的双极晶体管能够具有多个发射极。发射极150能够包含磷、砷或锑。NBL126在沟槽深度下方，包括在基极140下方。NBL126通常包含磷，但也可包含其它n型掺杂剂。对P+区148示出触点158以用于接触基极140。对P+区146示出触点154以用于接触半导体表面106和衬底105。对发射极150示出触点156。还对N+沉块扩散区115的顶侧表面示出触点160。电介质层167横向于半导体表面106的顶侧106a上的相应触点。
N+沉块扩散区115包括在第一沟槽封装件121和第二沟槽封装件122之间的从半导体表面106的顶侧106a延伸至NBL126的第一部分115a，和在由第一沟槽封装件121限定的封闭区之内的第二部分115b。第二部分115b不延伸至半导体表面106的顶侧106a。这对沟槽封装件121和122限定N+沉块扩散区115，致使其以一维(1D)方式扩散，这样允许其相较于以2维(2D)扩散而在相同的热循环内变得更深。
晶体管100使用通过N+沉块扩散区115(其在沟槽封装件121和122之间)的电流，以将电流导回至半导体表面106的顶侧106a。由于该垂直的体系结构，在基极-集电极结处的“热点”在半导体表面106或衬底105(例如，硅)之内较深，导致全4π球面度立体角以驱散热，从而当用作ESD保护器件时对于高电流脉冲的良好强健性。另外，由于N+沉块扩散区115是在沟槽封装件121和122之间，因此沉块的横向扩散减少，并且所得的晶体管占用面积紧凑。
相反，用于ESD保护的常规NPN是使用常规的较少沟槽N+沉块扩散区至NBL的连接作为掩埋集电极构建的。这种设计能导致问题，因为：(a)N+沉块横向扩散几微米；和(b)ESD感生电流的很大部分在表面附近流动，这导致在低ESD功率密度处的局部故障。这两个因素组合导致用于ESD保护的常规NPN在给定ESD速率下占用非常大的面积。
图2为根据一个示例性实施例的示例性垂直双极晶体管200的剖面图，该垂直双极晶体管具有公开的在第一沟槽封装件121和第二沟槽封装件122周围向上扩散的N+沉块扩散区115，其限制沉块扩散区115的横向扩散以构建垂直双极晶体管的集电极，以及第三沟槽封装件123，该第三沟槽封装件迫使由ESD事件触发的击穿二极管从垂直双极晶体管的有源区横向移开(并且因此分离)。在该实施例中被示出为140’的基极从第三沟槽封装件123延伸出来。在该实施例中，由在介于第一沟槽封装件121和第三沟槽封装件123之间的基极140’的边缘处具有结的横向雪崩二极管来设置击穿，在一些实施例中击穿为15V至20V。
在ESD事件后存活的能力是集成电路(IC)的关键规格。用于提供这种ESD保护的常规方法是包括横穿IC的外部引脚连接的一个或更多个ESD夹持器件。更一般地，ESD保护或夹持器件连接于待保护电路的输入端子之间，并且因此与待保护电路并联。这些夹持器件通常被设计成在低于可导致IC内部电路受损的电压以下的电压处击穿，因而吸收ESD能量并且保护IC电路。所公开的垂直双极晶体管能够被设计成在双极回跳(snapback)模式下操作以保护IC电路，诸如IC上的金属氧化物半导体(MOS)晶体管。
所公开的垂直双极晶体管适用于包括ESD保护在内的多种应用，诸如用于保护功率MOS晶体管或功率双极晶体管。相反，用于MOS晶体管的ESD保护的常规解决方案是使用具有较少沟槽N+沉块扩散区的NPN垂直双极晶体管作为集电极沉块。该器件由于N+沉块横向扩散而具有大的面积。由于在故障处的较浅热点深度(如下面结合图4A描述)，因此用于ESD保护的此类常规器件的强健性差。另一种常规解决方案是使用横向NPN双极，但在这种情况下在故障处的热点靠近顶部表面，因此强健性也差。如上所述，相反，所公开的一对沟槽封装件对沉块横向扩散的限制显著地减小沉块扩散区的横向尺寸，这实现在ESD冲击(如下面结合图4B描述)期间的紧凑布局、较深热点以及改善的强健性。
可使用击穿电压设计基极掺杂，以对目标器件提供ESD保护。例如，可针对所公开的基极，诸如图1中垂直双极晶体管100的基极140和图2中垂直双极晶体管200的基极140’添加(增加)基极掺杂，以降低器件的击穿电压。在一个实施例中，所公开的双极晶体管是与MOS晶体管共同制造的，诸如与一个或更多个横向扩散的功率MOS晶体管(例如，横向扩散MOS(LDMOS)或双扩散MOS(DMOS))。在该实施例中，阱(DWELL)扩散(LDMOS或DMOS器件的主体包含硼)也能用于所公开的垂直双极晶体管的基极。对所公开的垂直双极晶体管添加该DWELL扩散是提高雪崩结的更轻掺杂基极侧的掺杂水平、将击穿电压减小至～7V或8V或更小的方便方式，以便更加适用于5V器件的保护。
在LDMOS或DMOS方法流程中，能够在NMOS晶体管的漏极周围使用SNWELL或DNWELL(较深、较少的重度掺杂扩散)以提高操作电压。类似地，能够在PMOS晶体管的漏极周围使用SPWELL。SPWELL也能够用作NMOS晶体管的主体(DWELL在LDMOS的主体中，因此将不在那里使用SPWELL)。SNWELL能够用作PMOS的主体。
在所公开的20V(或15V或25V)NPN双极晶体管中，击穿二极管能够通过横向的SNWELL-SPWELL雪崩二极管设置。用于界定SNWELL和SPWELL植入物的光掩膜边缘间隔能够邻接(零SNWELL-SPWELL间隔)以减小击穿电压，或者以高至1至2微米分隔开以增大击穿电压。邻接的SNWELL-SPWELL结产生～11V至15V的雪崩击穿电压。通过将SNWELL-SPWELL间隔增大诸如1或2微米，能够将击穿增大几伏。
5V的NPN要求较低击穿结，诸如低于由常规NSD-SPWELL或PSD-SNWELL结提供的。这些结的击穿通常在7V至11V的范围内。如上所述，该范围宽且包含远超过5V的值，因此使用DWELL以增加基极掺杂将击穿电压降低至多几伏，这对于5VMOS器件的ESD保护能够是有用的。
图3示出根据一个示例性实施例的ESD保护的IC的高级描述，在所述ESD保护的IC中，可结合垂直双极晶体管100以保护IC的一个或更多个端子。图3中，在相应的ESD保护器件100的顶部处指示的“T”表示来自合适的触发电路的输入。
IC300被示出为包括功能电路324，其能够包括互补的金属-氧化物-半导体(CMOS)功能电路和/或双极功能电路，该双极功能电路为实现并执行IC300的所需功能(诸如数字IC(例如，数字信号处理器)或模拟IC(例如，放大器或功率转换器)的功能)的电路。由IC300提供的功能电路324的能力可从简单器件改变至复杂器件。
IC300还包括若干外部端子，功能电路324通过这些外部端子执行其功能。这些外部端子中的少数在图3中示出。端子的数量以及它们的功能亦能够很广泛地改变。在IC300的示例中，两个端子作为共用的输入和输出端子(I/O)操作，功能电路324能够通过该共用的输入和输出端子(I/O)接收输入的信号并且能够生成输出。图3还示出专用输入端子IN和专用输出端子OUT。端子IN和OUT中的每个也连接至功能电路324。在本例中，电源端子Vdd接收正电源电压，而提供接地端子VSS以接收参考电压，诸如系统接地。虽然未示出，但被示出为连接至ESD保护器件100的地面耦合到VSS，诸如通过电阻耦合或短接在一起。
IC300包括连接至其端子中的每个的所公开的垂直双极晶体管100。每个垂直双极晶体管100连接至与功能电路324并联的其对应端子。垂直双极晶体管100还连接至电源和与功能电路324并联的电源和参考电压端子VDD和VSS。然而，在一些应用中，受保护器件的一些引脚可以是自保护的，诸如二极管保护的电源引脚。也能够针对不同水平的ESD冲击(诸如人体模型(HBM)、充电器件模型(CDM)和IEC))保护引脚。
图4A描绘当接收模拟ESD冲击时，从NPN垂直双极晶体管的发射极(E)到集电极(C)的电流，其中所述NPN垂直双极晶体管具有常规的较少沟槽N+沉块扩散区作为集电极，其中所示的线描绘ESD感生电流。在晶体管顶部表面附近的电流线路示出在发生ESD冲击时缺少强健性，因为所得的ESD感生热点故障的较浅深度。
图4B描绘从图2的NPN垂直双极晶体管200的发射极(E)到集电极(C)的电流，其中所述NPN垂直双极晶体管200具有在第一沟槽封装件和第二沟槽封装件周围向上扩散的所公开的沉块扩散区，所述电流限定沉块的横向扩散以提供垂直双极晶体管200的集电极，以及第三沟槽封装件。所示的电流线路示出在顶部表面附近没有ESD感生电流的线路，其中所示的电流线路示出由模拟ESD事件触发的击穿二极管也从垂直双极晶体管的有源区横向移开(并且因此分离)。如上所述，在该实施例中，器件的击穿由横向雪崩二极管设置，该横向雪崩二极管在介于第一沟槽封装件(在图4B中被示出为121’以表示图2的第一沟槽封装件121的多晶硅填充形式)和第三沟槽封装件(被示出为123’以表示图2的第三沟槽封装件123的多晶硅填充形式)之间的基极(图2中的140’)的边缘处具有结。
所公开的实施例能够用于形成可集成在多种组件流中以便形成多种不同器件和相关产品的半导体裸片。所述半导体裸片可在其中包括各种元件和/或在其上包括层，包括阻挡层、电介质层，器件结构、有源元件和无源元件，诸如源极区、漏极区，位线、基极、发射极、集电极、导线、和导电通孔。另外，所述半导体裸片能够由多种方法诸如双极性、CMOS、BiCMOS和MEMS形成。
在权利要求的保护范围内，在所描述的实施例中可进行修改，并且其它实施例是可能的。
Claims (12)
1.一种双极晶体管，包括：
具有半导体表面的衬底；
第一沟槽封装件和在所述第一沟槽封装件外面的第二沟槽封装件，所述第一沟槽封装件和所述第二沟槽封装件均至少内衬有电介质，所述电介质从所述半导体表面的顶侧向下延伸至沟槽深度，所述第一沟槽封装件限定内封闭区；
在所述内封闭区之内的基极和形成于所述基极中的发射极；
在所述沟槽深度下面的埋层，包括在所述基极下方；以及
沉块扩散区，所述沉块扩散区包括：在所述第一沟槽封装件和所述第二沟槽封装件之间的从所述半导体表面的所述顶侧延伸到所述埋层的第一部分，和在所述内封闭区之内的第二部分，其中所述第二部分不延伸至所述半导体表面的所述顶侧。
2.根据权利要求1所述的晶体管，其中所述晶体管为NPN晶体管。
3.根据权利要求1所述的晶体管，其进一步包括在第二沟槽封装件外面的第三沟槽封装件。
4.根据权利要求1所述的晶体管，其中所述半导体表面包含硅。
5.根据权利要求1所述的晶体管，其中所述沉块扩散区包含磷。
6.根据权利要求1所述的晶体管，其中所述半导体表面包含硅/锗，并且所述衬底包含硅。
7.一种集成电路即IC，包括：
具有半导体表面的衬底；
使用所述半导体表面形成的功能电路，所述功能电路被配置成实现并执行功能且具有多个端子，包括至少第一端子和接地端子；
至少一个双极晶体管，其被配置为用于形成于所述半导体表面中的所述IC的静电放电保护器件即ESD保护器件，所述晶体管包括：第一沟槽封装件和在所述第一沟槽封装件外面的第二沟槽封装件，所述第一沟槽封装件和所述第二沟槽封装件均至少内衬有电介质，所述电介质从所述半导体表面的顶侧向下延伸至沟槽深度，所述第一沟槽封装件限定内封闭区；在所述内封闭区之内的基极和形成于所述基极中的发射极；在所述沟槽深度下面的埋层，包括在所述基极下面；以及沉块扩散区，所述沉块扩散区具有在所述第一沟槽封装件和所述第二沟槽封装件之间的从所述半导体表面的所述顶侧延伸至所述埋层的第一部分，和在所述内封闭区之内的第二部分，其中所述第二部分不延伸至所述半导体表面的所述顶侧。
8.根据权利要求7所述的IC，其中所述晶体管为NPN晶体管。
9.根据权利要求7所述的IC，其进一步包括在第二沟槽封装件外面的第三沟槽封装件。
10.根据权利要求7所述的IC，其中所述半导体表面包含硅。
11.根据权利要求7所述的IC，其中所述沉块扩散区包含磷。
12.根据权利要求7所述的IC，其中所述半导体表面包含硅/锗，并且所述衬底包含硅。
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