CN104167414A - 双槽区结隔离型电压钳位器件及其形成方法 - Google Patents

双槽区结隔离型电压钳位器件及其形成方法 Download PDF

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Abstract

本发明提供了双槽区结隔离型电压钳位器件及其形成方法。该电压钳位器件能够给连接于第一及第二高压接口引脚之间的低压电路提供结隔离型保护。在某些实现方式中，电压钳位器件包括布置于p型阱内的PNPN保护结构、布置于位于p型阱的相邻处的n型阱内的PN二极管保护结构、包围着p型阱和n型阱的p型槽区、以及包围着p型槽区的n型槽区。P型槽区和n型槽区提供结隔离，p型槽区能够是电浮置的，并且n型槽区能够与第二引脚电连接。第一及第二引脚能够在结隔离击穿以下的电压差下操作，并且第二引脚能够以比第一引脚高的电压来操作。

Description

双槽区结隔离型电压钳位器件及其形成方法
技术领域
本发明的实施例涉及电子系统，并且更特别地涉及用于保护连接于高电压接口引脚之间的低电压电路的双槽区结隔离型电压钳位器件。
背景技术
某些电子系统可能会暴露于瞬态电事件，或者具有快速改变的电压和高功率的持续时间相对较短的电信号。瞬态电事件能够包括例如由来自对象或人的电荷对电子系统的突然释放引起的电过载/静电放电(EOS/ESD)事件。
瞬态电事件能够由于在IC的相对小的区域内的过电压状态和/或高水平的功率耗散而破坏在电子系统之内的集成电路(IC)。高的功率消散能够提高IC的温度，并且能够引起众多问题，例如，栅极氧化物击穿、结损坏、金属损坏及表面电荷积聚。而且，瞬态电事件能够诱发闭锁(换言之，低阻抗通路的非故意创建)，由此中断IC的运行并且可能导致IC的永久性损坏。
发明内容
在一种实施例中，提供了一种用于提供免受瞬态电事件影响的保护的装置。该装置包括第一端子、第二端子、第一p型阱区、与第一p型阱区相邻的第一n型阱区、配置为包围第一p型阱区和第一n型阱区的p型槽区、以及配置为包围p型槽区的n型槽区。该装置还包括布置于第一p型阱区内的PNPN保护结构，该PNPN保护结构包括与第二端子电连接的阳极以及与第一端子电连接的阴极。该装置还包括布置于第一n型阱区内的PN二极管保护结构，该PN二极管保护结构包括与第一端子电连接的阳极以及与第二端子电连接的阴极。p型槽区是电浮置的，而n型槽区与第二端子电连接。
在某些实现方式中，该装置还包括包围着n型槽区的嵌入式p型保护阱以及包围着p型保护阱的嵌入式n型保护阱。另外，嵌入式p型保护阱与第二端子电连接，并且n型槽区包括在嵌入式p型保护阱和嵌入式n型保护阱下方延伸的n型埋层。在某些配置中，嵌入式n型保护阱与第二端子电连接。
在另一种实施例中，提供了一种用于制造保护器件的方法。该方法包括：形成第一p型阱区，形成与第一p型阱区相邻的第一n型阱区，形成包围着第一p型阱区和第一n型阱区的p型槽区，并且形成包围着p型槽区的n型槽区。该方法还包括在第一p型阱区内形成PNPN保护结构，该PNPN保护结构包括与第一端子电连接的阴极以及与第二端子电连接的阳极。该方法还包括在第一n型阱区内形成PN二极管保护结构，该PN二极管保护结构包括与第一端子电连接的阳极以及与第二端子电连接的阴极。p型槽区是电浮置的，并且n型槽区与第二端子电连接。
在某些实现方式中，该方法还包括形成包围着n型槽区的嵌入式p型保护阱以及形成包围着p型保护阱的嵌入式n型保护阱。嵌入式p型保护阱与第二端子电连接，并且n型槽区包括在嵌入式p型保护阱和嵌入式n型保护阱下方延伸的n型埋层。在某些配置中，嵌入式n型保护阱与第二端子电连接。
附图说明
图1是混合信号电子系统的一个实例的示意性框图。
图2A是根据一种实施例的双槽区结隔离型电压钳位器件的俯视平面图。
图2B是图2A的双槽区结隔离型电压钳位器件沿线2B-2B截取的截面图。
图2C是图2A的双槽区结隔离型电压钳位器件沿线2B-2B截取的带注释的截面图。
图3是图2A-2C的双槽区结隔离型电压钳位器件的电路图。
图4是双槽区结隔离型电压钳位器件的另一种实施例的截面图。
图5A至5D是双槽区结隔离型电压钳位器件的不同实施例的截面图。
图6A是根据一种实施例的双槽区结隔离型电压钳位器件的一部分的示意性透视图。
图6B是根据另一种实施例的双槽区结隔离型电压钳位器件的一部分的示意性透视图。
图7A至7E是包括传输线脉冲(TLP)数据的示意图以及双槽区结隔离型电压钳位器件的不同实施例的局部截面图。
图8是图2A-2C的双槽区结隔离型电压钳位器件的另一个带注释的截面图。
图9是图2A-2C的双槽区结隔离型电压钳位器件的另一个电路图。
图10是根据另一种实施例的双槽区结隔离型电压钳位器件的俯视平面图。
图11是图10双槽区结隔离型电压钳位器件沿线11-11截取的截面图。
图12是双槽区结隔离型电压钳位器件的另一种实施例的截面图。
具体实施方式
下面关于某些实施例的详细描述给出了关于本发明的具体实施例的不同描述。但是，本发明能够按照权利要求书所界定及涵盖的多种不同方式来实现。在该描述中，参考了附图，其中相同的附图标记可以指示相同的或功能相似的元件。
某些电子系统能够包括在比地线或电力低的电源(power lowsupply)相对要高的电压的，但是电压差在正常的信令条件下相对小的情况下操作的引脚。例如，电子系统能够包括在最大额定处理电压附近的电压电平(例如，60V或更大的电压)下操作的两个或更多个接口引脚，但是这些接口引脚通常在彼此间相对小的电压差(例如，小于大约5V的电压差)下操作。
能够证明常规的电压钳位器件不适用于提供此类引脚之间的保护。例如，n型金属氧化物半导体(NMOS)晶体管能够按照常关的配置来连接，以提供两个引脚之间的ESD/EOS保护，并且能够使用n型埋层(NBL)制作于与p型基板隔离的p阱内。但是，NMOS晶体管的基体-漏极结能够作为体二极管来操作，该体二极管能够在某些操作条件下变为正向偏置的。正向偏置的体二极管能够提供能够到达寄生PNP双极型晶体管的集电极的电流，该寄生PNP双极型晶体管具有与p型基板关联的发射极、与NBL关联的基极以及与NMOS晶体管的p阱关联的集电极。寄生PNP双极型晶体管的激活能够在制作于具有NMOS晶体管的p型基板内的内部电路中引起高电流状态以及不可预测的闭锁状态。
因此，常规的电压钳位器件，例如，NMOS晶体管以及某些其他NBL隔离的器件，能够在操作期间不希望地激活寄生PNP双极型晶体管结构。能够证明与寄生PNP双极型晶体管结构的激活关联的损害是破坏性的，即使是在相对低的电流电平下，因为在某些情况下能够使寄生PNP双极型晶体管的基极-集电极电压偏置于过程的最大额定电压附近，例如，60V。
非故意地激活寄生PNP双极型晶体管结构的危险性能够通过以试错方式增大在核心电路块与电压钳位器件之间的间距来降低。但是，这样的方法能够导致不可预测的设计迭代、额外的IC管芯面积增大、因到基板之内的漏电注射所致的额外的能量消耗，和/或额外的研发成本。因此，需要改进的保护电路，包括例如能够给高电压接口引脚提供保护的保护电路。
含有双槽区结隔离型电压钳位器件的电子系统的一个实例
图1是混合信号电子系统10的一个实例的示意性框图。混合信号电子系统10包括第一引脚或焊盘VIN1、第二引脚VIN2、混合信号核心电路5、以及双槽区结隔离型电压钳位器件或保护器件7。
混合信号核心电路5包括与第一引脚VIN1电连接的第一输入以及与第二引脚VIN2电连接的第二输入。第一及第二引脚VIN1、VIN2能够对应于混合信号核心电路5制作于其上的集成电路的引脚。在某些配置中，第一及第二引脚VIN1、VIN2中的一个或多个能够被用来给混合信号核心电路5发送信号和/或接收来自混合信号核心电路5的信号。
尽管第一及第二引脚VIN1、VIN2在正常操作期间能够以可控的电压电平来操作，但是仍能够在第一及第二引脚VIN1、VIN2之间接收到具有超过正常操作电平的电压电平的瞬态电事件9。瞬态电事件9能够对应于例如ESD和/或EOS事件，例如，由电子器件工程联合委员会(JEDEC)、国际电工委员会(IEC)和/或国际标准化组织(ISO)设定的标准所描述的那些事件。混合信号核心电路5能够特别易受其中混合信号核心电路5使用低电压电路来实现的配置的损坏的影响。例如，在某些配置中，第一及第二引脚VIN1、VIN2是高电压引脚，但是以相对小的电压差来操作，并且混合信号核心电路5使用电连接于第一及第二引脚VIN1、VIN2之间的低电压电路来实现。
为了给混合信号电子系统10的混合信号核心电路5和/或其他电路提供保护使其免受瞬态电事件影响，已经引入了双槽区结隔离型电压钳位器件7。双槽区结隔离型电压钳位器件7包括与第一引脚VIN1电连接的第一端子、与第二引脚VIN2电连接的第二端子、以及与第一参考电压V1电连接的偏压端子，该第一参考电压V1能够是例如电力低的电源或接地电源。第一参考电压V1能够用作例如用于对双槽区结隔离型电压钳位器件7制作于其上的基板加偏压的电压基准。
如同下文将详细描述的，双槽区结隔离型电压钳位器件7能够被配置为在第一及第二引脚VIN1、VIN2之间提供微调的正向及反向保护特性。另外，双槽区结隔离型电压钳位器件7能够包括含有p型槽区和n型槽区的双槽区隔离结构。在某些配置中，p型槽区是电浮置的或无偏压的，并且n型槽区与第二引脚VIN2电连接。按照这种方式来连接双槽区结隔离型电压钳位器件7能够帮助防止激活与双槽区结隔离型电压钳位器件7的半导体布局关联的寄生PNP双极型晶体管结构，即使当在第一引脚VIN1与第一参考电压V1之间的和/或在第二引脚VIN2与第一参考电压V1之间的电压差相对地大(例如，60V或更大)时。
在某些实现方式中，第一及第二引脚VIN1、VIN2能够对应于信号引脚，例如，与信令接口关联的信号引脚。但是，但是其他配置也是可能的。例如，在一种实施例中，第一引脚VIN1是信号引脚，而第二引脚VIN2是高电压的电力高的电源引脚，例如，配置为接收60V或更大的供电电压的电力高的电源引脚。在某些实现方式中，第二引脚VIN2被配置为在混合信号电子系统10的正常操作期间具有相对于第一引脚VIN1更高的工作电压。
在一种实施例中，混合信号电子系统10对应于电池控制电路，例如，电动车辆或汽车的电池控制电路。但是，本文的教导可应用于其他配置的电子系统，例如，包含使用双极型CMOS DMOS(BCD)工艺来实现的集成电路(IC)的电子系统。
双槽区结隔离型电压钳位器件的各种实例
本文提供了双槽区结隔离型电压钳位器件及其形成方法。在某些实现方式中，双槽区结隔离型电压钳位器件包括并行地电连接于第一引脚与第二引脚之间的PNPN或晶闸管保护结构及PN二极管保护结构。PNPN保护结构布置于p阱内，而PN二极管保护结构布置于位于p阱的相邻处的n阱内。PNPN保护结构包括与第一引脚电连接的阴极以及与第二引脚电连接的阳极和阳极-栅极，而PN二极管保护结构包括与第一引脚电连接的阳极以及与第二引脚电连接的阴极。电压钳位器件还包括配置为包围p阱和n阱的侧面和底面的p型隔离区或槽区、以及配置为包围p型槽区的侧面及底面的n型隔离区或槽区。在某些配置中，p型槽区被配置为电浮置的，并且n型槽区与第二引脚电连接以便为电压钳位器件提供与p型基板间的增强的电隔离。例如，双槽区隔离结构能够防止n阱和/或p阱及其内结构与外部构件和电路相互作用。例如，双槽区隔离结构能够电浮置或者断开与p型基板、n型槽区及p型槽区关联的寄生PNP双极型晶体管的集电极，并从而能够增大基板隔离并增强IC闭锁抗扰性。
在某些实现方式中，p阱对应于高电压p阱(HVPW)，并且PNPN保护结构包括浅p阱(SHPW)、浅n阱(SHNW)、第一n型有源(N+)区、第二N+区域、以及制作于HVPW之内的第一p型有源(P+)区。SHPW在HVPW内能够被定位于SHNW的相邻处。另外，第二N+区域能够定位于SHPW之内并且与第一引脚连接，而第一N+区域和第一P+区域能够在SHNW中定位为彼此相邻的并且与第二引脚连接。而且，在某些配置中，n阱对应于配置为横向包围HVPW的高电压n阱(HVNW)，并且PN二极管保护结构使用HVNW中的一个或多个SHNW/SHPW半导体结来提供。PNPN保护结构和PN二极管保护结构能够通过例如控制间距和几何形状和/或包括另加的注入物或结构来调整，以提供为特定的应用所需的正向和/或反向触发和保持电压。
图2A是根据一种实施例的双槽区结隔离型电压钳位器件80或保护器件80的俯视平面图。图2B是图2A的双槽区结隔离型电压钳位器件80沿线2B-2B截取的截面图。图2C是的带注释图2A的双槽区结隔离型电压钳位器件80沿线2B-2B截取的截面图。
双槽区结隔离型电压钳位器件80包含p型基板(P-SUB)81、p型外延层(P-EPI)91、第一高电压p阱(HVPW)82a、第二HVPW82b、第三HVPW82c、第四HVPW82d、第一高电压n阱(HVNW)84a、第二HVNW84b、第三HVNW84c、第一浅p阱(SHPW)92a、第二SHPW92b、第三SHPW92c、第一浅n阱(SHNW)94a、第二SHNW94b、第三SHNW94c、第一至第八p型有源(P+)区83a-83h、第一至第九n型有源(N+)区85a-85i、n型埋层(NBL)89、深p阱层(DPW)93、第一至第六栅极电介质区86a-86f、第一至第六栅极导体87a-87f、以及氧化物或非导电区88。
为了清晰起见，已经从图2A的俯视平面图中省略了P-SUB81、第一至第六栅极电介质区86a-86f、氧化物区88、n型埋层89、P-EPI91、第一至第三SHPW92a-92c、深p阱层93、以及第一至第三SHNW94a-94c。
在所示出的配置中，NBL89布置于P-SUB81内，并且P-EPI91布置于P-SUB81之上。另外，DPW93位于NBL89之上的P-EPI91内。在某些实现方式中，P-EPI91是允许在相对高的电压条件下的操作的轻掺杂区，例如，在混合信号高电压BCD工艺中。另外，在所示出的配置中，第一至第四HVPW82a-82d和第一至第三HVNW84a-84c均处于P-EPI91内，并被配置为环形圈。例如，第一HVNW84a被配置为横向包围第一HVPW82a，第二HVPW82b被配置为横向包围第一HVNW84a，第二HVNW84b被配置为横向包围第二HVPW82b，第三HVPW82c被配置为横向包围第二HVNW84b，第三HVNW84c被配置为横向包围第三HVPW82c，并且第四HVPW82d被配置为横向包围第三HVNW84c。
第一SHNW94a和第一及第二SHPW92a、92b被布置于第一HVPW82a内，第一SHNW94a位于第一及第二SHPW92a、92b之间。另外，第二SHNW94b、第三SHPW92c及第三SHNW94c已经被配置为在第一HVNW84a内的环形圈。例如，第三SHPW92c能够被配置为横向包围第二SHNW94b，而第三SHNW94c能够被配置为横向包围第三SHPW92c。
如图2A-2C所示，第一及第二P+区域83a、83b和第一N+区域85a被布置于第一SHNW94a内，第一N+区域85a位于第一及第二P+区域83a、83b之间。另外，第七N+区域85g布置于第一SHNW94a内，在第一P+区域83a的与第一N+区域85a相对的一侧。而且，第八N+区域85h布置于第一SHNW94a内，在第二P+区域83b的与第一N+区域85a相对的一侧。第二N+区域85b布置于第一SHPW92a内，而第三N+区域85c布置于第二SHPW92b内。第六P+区域83f沿着第一SHPW92a与第一SHNW94a之间的边缘延伸，并且包括在第一SHPW92a内的第一部分以及在第一SHNW94a内的第二部分。第七P+区域83g沿着第二SHPW92b与第一SHNW94a之间的边缘延伸，并且包括在第二SHPW92b内的第一部分以及在第一SHNW94a内的第二部分。第四N+区域85d布置于第二SHNW94b内，第三P+区域83c布置于第三SHPW92c内，并且第五N+区域85e布置于第三SHNW94c内。另外，第四P+区域83d布置于第二HVPW82b内，第六N+区域85f布置于第二HVNW84b内，第五P+区域83e布置于第三HVPW82c内，第九N+区域85i布置于第三HVNW84c内，并且第八P+区域83h布置于第四HVPW82d内。
双槽区结隔离型电压钳位器件80包括共同作为栅极结构来操作的第一至第六栅极电介质区86a-86f和第一至第六栅极导体87a-87f，所述栅极结构能够提供注入物阻挡以限定某些扩散或有源区的位置。第一栅极电介质区86a和第一栅极导体87a延伸于第一P+区域83a与第七N+区域85g之间的第一SHNW94a的一部分之上。另外，第二栅极电介质区86b和第二栅极导体87b延伸于在第二P+区域83b与第八N+区域85h之间的第一SHNW94a的一部分之上。而且，第三栅极电介质区86c和第三栅极导体87c延伸于第六P+区域83f与第七N+区域85g之间的第一SHNW94a的一部分之上。另外，第四栅极电介质区86d和第四栅极导体87d延伸于第七P+区域83g与第八N+区域85h之间的第一SHNW94a的一部分之上。而且，第五栅极电介质区86e和第五栅极导体87e延伸于第六P+区域83f与第二N+区域85b之间的第一SHPW92a的一部分之上。另外，第六栅极电介质区86f和第六栅极导体87f延伸于第七P+区域83g与第三N+区域85c之间的第二SHPW92b的一部分之上。在某些实现方式中，第一至第六栅极导体87a-87f包含金属和/或多晶硅，而第一至第六栅极电介质区86a-86f包含电介质，例如，高k值电介质。但是，但是其他配置也是可能的。
所示出的双槽区结隔离型电压钳位器件80包括氧化物区88。隔离区的形成能够涉及在P-EPI91内蚀刻沟槽，以电介质(例如，二氧化硅(SiO2))填充沟槽，并且使用任何合适的方法(例如，化学机械平坦化)来去除过量的电介质。在某些实现方式中，氧化物区88能够是布置于某些有源区之间的浅沟槽区。
双槽区结隔离型电压钳位器件80能够使用任何合适的制造工艺来制作。在一种实施例中，P-SUB81能够以NBL89来注入，并且P-EPI91能够使用外延生长工艺生长于P-SUB81和NBL89之上。其后，DPW93能够被注入P-EPI91内，并且第一至第四HVPW82a-82d和第一至第三HVNW84a-84c能够被注入P-EPI91内。然后，第一至第三SHPW92a-92c和第一至第三SHNW94a-94c能够被注入，并且氧化物区88能够形成于P-EPI91内。其后，第一至第六栅极电介质区86a-86f和第一至第六栅极导体87a-87f能够形成于P-EPI91之上，随后是第一至第九N+区域85a-85i和第一至第八P+区域83a-83h的注入。尽管已经描述了双槽区结隔离型电压钳位器件80的一种可能的制造工艺，但是本领域技术人员应当意识到，变化及其他实现方式也是可能的。
在一种实施例中，第一至第八P+区域83a-83h和第一至第九N+区域85a-85i具有到P-EPI91之内的大约0.15～大约0.5μm的深度，例如，大约0.2μm，第一至第三SHPW92a-92c和第一至第三SHNW94a-94c具有到P-EPI91之内的大约0.5～大约1.5μm的深度，例如，大约1.0μm，并且第一至第四HVPW82a-82d和第一至第三HVNW84a-84c具有到P-EPI91之内的大约3.0～大约4.5μm的深度，例如，大约3.5μm。另外，P-EPI91能够具有大约4～大约6μm的厚度，例如，大约4.5μm，并且NBL89的峰值掺杂能够具有到P-SUB81之内的大约4.0～大约5.5μm的深度，例如，大约5.0μm。如图2B-2C所示，第一至第四HVPW82a-82d能够具有足以达到DPW93的深度，并且第一至第三HVNW84a-84c能够具有足以达到NBL89的深度。DPW的峰值掺杂的深度能够为1.5～3μm，例如，2.0μm。在某些实现方式中，氧化物区88能够比第一至第八P+区域83a-83h和第一至第九N+区域85a-85i相对较深。尽管以上已经描述了不同的深度实例，本领域技术人员应当可容易地确定其他合适的深度值。
在一种实施例中，P-SUB81具有大约0.5×1015～大约1.5×1015atoms/cm-3或cm-3的峰值掺杂浓度，例如，大约1.0×1015cm-3，P-EPI91具有大约1×1014～大约8.0×1014cm-3的峰值掺杂浓度，例如，大约2.0×1014cm-3。另外，DPW93具有大约8×1016～大约2×1017cm-3的峰值掺杂浓度，例如，大约1.0×1017cm-3，并且NBL89具有大约0.5×1017～大约4×1017cm-3的峰值掺杂浓度，例如，大约2.5×1017cm-3。而且，第一至第八P+区域83a-83h和第一至第九N+区域85a-85i具有大约1×1020～大约8×1020cm-3的峰值掺杂浓度，例如，大约5×1020cm-3，SHPW92a-92c和SHNW94a-94c具有大约2.5×1017～大约9.5×1017cm-3的峰值掺杂浓度，例如，大约7.0×1017cm-3，并且HVPW82a-82d和HVNW84a-84c具有大约1.5×1016～大约7.5×1016cm-3的峰值掺杂浓度，例如，大约3.0×1016cm-3。尽管以上已经描述了峰值掺杂浓度及深度的不同范围，本领域技术人员应当可容易地确定其他合适的掺杂浓度。
如上所述，HVPW82a-82c能够具有比SHPW92的峰值掺杂浓度小的峰值掺杂浓度，但是HVPW82a-82d的深度能够大于SHPW92a-92c的深度。同样地，HVNW84a-84c能够具有比SHNW94a-94c的峰值掺杂浓度小的峰值掺杂浓度，但是HVNW84a-84c的深度能够大于SHNW94a-94c的深度。
如所示图2B-2C，在有源区与第一引脚或端子VIN1、第二引脚或端子VIN2及第一参考电压V1之间的不同电连接已经按照示意性的方式示出。本领域技术人员应当意识到，双槽区结隔离型电压钳位器件80能够经受住为形成能够用来提供所示连接的接触和金属化而进行的处理。
在所示出的配置中，第一引脚VIN1电连接至第三P+区域83c以及至第二及第三N+区域85b、85c。另外，第二引脚VIN2电连接至第一及第二P+区域83a、83b，至第一N+区域85a，以及电连接至第四至第六N+区域85d-85f。而且，第一参考电压V1与第五P+有源区83e电连接。在所示出的配置中，第六P+区域83f、第七P+区域83g、第七N+区域85g、第八N+区域85h以及第一至第六栅极导体87a-87f是电浮置的或者不经由金属化而连接至可控的电位。
尽管在图2B-2C的截面图中没有示出，但是在某些实现方式中，图2A的第九N+区域85i能够与高电压的电力高的电源电连接，并且图2A的第八P+区域83h能够与高电压的电力低的电源电连接。在某些实现方式中，在高电压的电力高的电源与高电压的电力低的电源之间的电压差能够为60V或更大。第三HVNW84c/第九N+区域85i以及第四HVPW82d/第八P+区域83h能够作为双槽区结隔离型电压钳位器件80的保护环来操作。因而，将第九N+区域85i和第八P+区域83h分别电连接至高电压的电力高的电源和电力低的电源，能够在双槽区结隔离型电压钳位器件80与制作于P-SUB81和/或P-EPI91内的其他电路之间提供增强的隔离。
图2C的双槽区结隔离型电压钳位器件80已经进行了注释以示出所示结构的等效电路器件，例如，第一二极管21、第二二极管22、第三二极管23、第四二极管24、第一PNP寄生双极型晶体管31、第二PNP寄生双极型晶体管32、第三PNP寄生双极型晶体管33、NPN晶闸管双极型晶体管41、PNP晶闸管双极型晶体管42和晶闸管电阻器43。尽管已经针对双槽区结隔离型电压钳位器件80的左手侧示出了各种电路器件，双槽区结隔离型电压钳位器件80能够包括与器件的右手侧关联的相应电路结构。
如图2C所示，第一二极管21包含与第三SHPW92c关联的阳极以及与第二SHNW94b关联的阴极。另外，第二二极管22包含与第三SHPW92c关联的阳极以及与第三SHNW94c关联的阴极。而且，第三二极管23包含与第三HVPW82c/P-EPI91关联的阳极以及与第二HVNW84b关联的阴极。另外，第四二极管24包括与第二HVPW82b关联的阳极以及与第三SHNW94c关联的阴极。而且，第一PNP寄生双极型晶体管31包含与第三SHPW92c关联的发射极、与第三SHNW94c关联的基极、以及与第二HVPW82b关联的集电极。另外，第二PNP寄生双极型晶体管32包含与第三HVPW82c/P-EPI91关联的发射极、与第二HVNW84b关联的基极、以及与第二HVPW82b关联的集电极。而且，第三PNP寄生双极型晶体管33包含与P-SUB81关联的发射极、与NBL89关联的基极、以及与第二HVPW82b/DPW93关联的集电极。另外，NPN晶闸管双极型晶体管41包含与第二N+区域85b关联的发射极、与第一SHPW92a关联的基极、以及与第一SHNW94a关联的集电极。而且，PNP晶闸管双极型晶体管42包含与第一P+区域83a关联的发射极、与第一SHNW94a关联的基极、以及与第一SHPW92a关联的集电极。晶闸管电阻器43与在PNP晶闸管双极型晶体管42的基极和发射极之间的第一SHNW94a/第一N+区域85a的电阻关联。
在所示出的配置中，第二HVPW82b和DPW93作为用于包围第一HVNW84a和第一HVPW82a的底面和侧面以及其内的结构和器件的p型隔离区或槽区来操作。特别地，DPW93延伸于第一HVNW84a和第一HVPW82a之下，同时第一HVNW84a接触DPW93并包围着第一HVNW84a和第一HVPW82a的侧面。另外，第二HVNW84b和NBL89作为包围着p型槽区的n型隔离区或槽区来操作。特别地，NBL89延伸于DPW93和第二HVPW82b之下，同时第二HVNW84b接触NBL89并包围着第二HVPW82b的侧面。
双槽区隔离结构能够使电压钳位器件80与制作于P-SUB81和/或P-EPI91内的其他器件或结构电隔离。另外，如图2B-2C所示，p型槽区能够是电浮置的，并从而能够用来防止第一至第三PNP寄生双极型晶体管31-33被激活，因为这些晶体管的集电极与p型槽区电连接。
图3是图2A-2C的双槽区结隔离型电压钳位器件80的电路图100。电路图100包括第一及第二引脚VIN1、VIN2，第一至第四二极管21-24，第一至第三PNP寄生双极型晶体管31-33，NPN晶闸管双极型晶体管41，PNP晶闸管双极型晶体管42，以及晶闸管电阻器43，这些能够是前面所描述的那些。
在所示出的配置中，第一及第二二极管21、22作为PN二极管保护结构19来操作，并且NPN晶闸管双极型晶体管41、PNP晶闸管双极型晶体管42和晶闸管电阻器43作为SCR或晶闸管或PNPN保护结构20来操作。PN二极管保护结构19和PNPN保护结构20并行地电连接于第一及第二引脚VIN1、VIN2之间。如所示图3，PN二极管保护结构19包括与第一引脚VIN1电连接的阳极以及与第二引脚VIN2电连接的阴极，而PNPN保护结构20包括与第一引脚VIN1电连接的阴极以及与第二引脚VIN2电连接的阳极。PNPN保护结构20还包括通过晶闸管电阻器43与第二引脚VIN2电连接的阳极-栅极，以及阴极-栅极。在所示出的配置中，在阴极-栅极与阴极之间没有设置电阻器使得NPN晶闸管双极型晶体管41在击穿电压集电极-发射极基极开路(BVCEO)特性下操作。
尽管电路图100示出了电路构件的特定配置，但是本领域技术人员应当意识到，本文的教导可应用于保护结构和电路的其他配置。例如，PNPN保护结构20能够以形成于第一及第二引脚VIN1、VIN2之间的不同的钳位电压结构来替代，以获得所期望的操作和/或钳位电压目标，例如将在下文参照图5A-7E进一步描述的那些。
第一二极管21包括与第一引脚VIN1电连接的阳极以及与第二引脚VIN2电连接的阴极。第二二极管22包括与第一引脚VIN1电连接的阳极以及与第二引脚VIN2电连接的阴极。第三二极管23包括与第一参考电压V1电连接的阳极以及与第二引脚VIN2电连接的阴极。第四二极管24包括与第二引脚VIN2电连接的阴极以及与第一PNP寄生双极型晶体管31的集电极、第二PNP寄生双极型晶体管32的集电极及第三PNP寄生双极型晶体管33的集电极电连接的阳极。第一PNP寄生双极型晶体管31还包括与第一引脚VIN1电连接的发射极以及与第二引脚VIN2电连接的基极。第二PNP寄生双极型晶体管32还包括与第一参考电压V1电连接的发射极以及与第二引脚VIN2电连接的基极。第三PNP寄生双极型晶体管33还包括与第一参考电压V1电连接的发射极以及与第二引脚VIN2电连接的基极。
PN二极管保护结构19能够用来提供免受瞬态电事件的影响的保护，该瞬态电事件会使第一引脚VIN1的电压相对于第二引脚VIN2的电压增加。例如，当在第一引脚VIN1与第二引脚VIN2之间的电压差约等于第一及第二二极管21、22的激活电压时，第一及第二二极管21、22能够激活并提供低阻抗通路。尽管已经示出了PN二极管保护结构的一个实例，但是其他配置也是可能的，包括例如其中省略了第一二极管21和/或第二二极管22的配置。例如，在某些配置中，诸如PNPN保护结构20之类的电压钳能够直接提供从VIN1到VIN2的反向传导通路。
PNPN保护结构20能够用来提供免受瞬态电事件的影响的保护，该瞬态电事件会使第二引脚VIN2的电压相对于第一引脚VIN1的电压增加。例如，NPN晶闸管双极型晶体管41和PNP晶闸管双极型晶体管42是交叉耦合反馈的，使得NPN晶闸管双极型晶体管41的集电极电流的增加使PNP晶闸管双极型晶体管42的基极电流增加，并且PNP晶闸管双极型晶体管42的集电极电流增加使NPN晶闸管双极型晶体管41的基极电流增加。随着第二引脚VIN2的电压相对于第一引脚VIN1的电压增加并达到PNPN保护结构20的正向触发电压，在NPN晶闸管双极型晶体管41与PNP晶闸管双极型晶体管42之间的反馈能够是再生的并且促使PNPN保护结构20进入低阻抗状态。其后，在晶体管之间的反馈能够使PNPN保护结构20维持低阻抗状态，只要在第二引脚VIN2与第一引脚VIN1之间的电压差超过PNPN保护结构20的正向保持电压。
参照图2A-3，双槽区结隔离型电压钳位器件80的保护特性能够通过控制与PN二极管保护结构19和/或PNPN保护结构20对应的结构的特性来调整。因而，电压钳位器件能够被配置为具有适合于特定应用或操作条件的保护特性，例如，与工作电流或电压电平和/或特定的外部噪声干扰环境关联的那些特定应用或操作条件。
例如，在图2A-2C所示的配置中，电压钳位器件的反向保护特性基于与SHPW/SHNW半导体结(例如，在第三SHPW92c与第二SHNW94b之间的结以及在第三SHPW92c与第三SHNW94c之间的结)关联的二极管结构的激活电压。这些区域的尺寸、成形或其他结构特征能够被控制以提供为特定应用所期望的反向保护特性。而且，PN二极管保护结构的其他配置也是可能的。
另外，在图2A-2C所示的配置中，电压钳位器件的正向保护特性基于与P+区域83a/83b、SHNW94a、SHPW92a/92b及N+区域85a-85c关联的SCR或PNPN保护结构的正向触发和保持电压。这些区域的尺寸、成形或其他结构特征能够被控制以帮助获得为特定应用所期望的正向保护特性。但是，PN二极管保护结构的其他配置也是可能的，和/或还能够提供附加的结构来进一步控制保护特性。例如，如图2B-2C所示，第六及第七P+区域83f、83g和第七及第八N+区域85g、85h已经包含于电压钳位器件80内。第六及第七P+区域83f、83g使在第一及第二SHPW92a、92b内的空穴浓度增加，由此降低器件的从第二引脚VIN2到第一引脚VIN1的阻断电压和触发电压。第七及第八N+区域85g、85h使在第一SHNW94a内的电子浓度增加，并且能够消除在第六及第七P+区域83f、83g与第一及第二P+区域83a、83b之间的寄生PMOS泄漏通路的形成。以这种方式来配置电压钳位器件80能够提供由P+区域83f、83g的较高的掺杂浓度限定的较低的击穿，并且与其中省略了第七及第八N+区域85g、85h的配置相比提供较小的漏电。尽管图2A-2C示出了PNPN保护结构的一种配置，但是其他配置也能够使用。
如图2A-3所示，电压钳位器件80包括用于防止电压钳位器件80与制作于与电压钳位器件80共同的基板内的外部构件和电路相互作用的双槽区隔离结构，由此提供较好的闭锁抗扰性。例如，第一至第三PNP寄生双极型晶体管31-33的集电极与p型槽区电连接，该p型槽区已经被配置为电浮置的。因而，双槽区隔离防止寄生PNP双极型结构的激活并减少由电压钳位器件80在接收于第一及第二引脚VIN1、VIN2之间的瞬态电事件期间注入基板之内的电荷量。
PNPN保护结构20和PN二极管保护结构19分别提供在第一及第二引脚VIN1、VIN2之间的正向及反向电压箝位。在某些实现方式中，PNPN保护结构20提供在第一及第二引脚VIN1、VIN2之间的第一阻断电压，并且第一阻断电压被选定为小于双槽区隔离结构的结隔离击穿。另外，第一及第二引脚VIN1、VIN2在结隔离击穿电压以下的电压下操作。以这种方式来配置器件允许双槽区隔离结构给器件提供与共同基板之间的结隔离。另外，在某些实现方式中，第二引脚VIN2在比第一引脚VIN1大的电压下操作并且第一与第二引脚VIN1、VIN2之间的电压差比第一阻断电压小。
尽管双槽区结隔离型电压钳位器件80示出了根据本文的教导的电压钳位器件的一种配置，但是电压钳位器件能够按照其他方式来实现。例如，用来实现PN二极管保护结构19和/或PNPN保护结构20的结构能够按照其他方式来实现。另外，在某些实现方式中，n型槽区和/或p型槽区能够使用其他配置来实现。如同本文所使用的，并且本领域技术人员应当理解的，术语“n型槽区”指的是任意合适的n型槽区，包括例如在n型埋层技术中或者在深n阱技术中使用的那些槽区。同样地，术语“p型槽区”指的是任意合适的p型槽区。
在以上所述的配置中，双槽区结隔离型电压钳位器件80被制作于形成于P-SUB81之上的P-EPI层91内。但是，本文的教导可应用于其他基板配置和制造工艺。
下文将参照图4-7E来描述双槽区结隔离型电压钳位器件的不同配置。尽管已经提供了具体的实例，但是本文的教导可应用于各种各样的其他实现方式和配置。
图4是双槽区结隔离型电压钳位器件110的另一种实施例的截面图。图4的双槽区结隔离型电压钳位器件110类似于图2A-2C的双槽区隔离型电压钳位器件80，除了双槽区结隔离型电压钳位器件110还包括布置于第二HVPW82b内的第四SHPW92d。
第四SHPW92d能够操作用于减小图4所示的第一至第三PNP寄生双极型晶体管31-33的增益。因而，第四SHPW92d能够用来进一步降低寄生双极型晶体管结构的非故意激活的可能性。
但是，第四SHPW92d同样能够影响器件的反向击穿电压，例如，图2C所示的第四二极管24的反向击穿。为了帮助减轻引入第四SHPW92d所产生的不利影响，图4的电压钳位器件110已经实现为使得第四SHPW92d的边缘既与第二HVPW82b和第一HVNW84a之间的边界也与在第二HVPW82b和第二HVNW84b之间的边界间隔开。在某些实现方式中，第四SHPW92d能够与第二HVPW82b/第一HVNW84a边界以及第二HVPW82b/第二HVNW84b边界间隔开大约0.5～大约3μm的距离，例如，大约1.5μm。但是，其他距离也是可能的。
图5A是双槽区结隔离型电压钳位器件120的另一种实施例的截面图。图5A的双槽区结隔离型电压钳位器件120类似于图2A-2C的双槽区结隔离型电压钳位器件80，除了双槽区结隔离型电压钳位器件120示出了其中已经省略了第六及第七P+区域83f、83g，第三至第六栅极电介质86c-86f以及第三至第六栅极导体87c-87f的PNPN保护结构的不同配置。另外，如图5A所示，电压钳位器件120示出了其中第七N+区域85g沿着第一SHPW92a与第一SHNW94a之间的边界布置的并且其中第八N+区域85h沿着在第二SHPW92b与第一SHNW94a之间的边界布置的配置。
图5A的电压钳位器件120在第一及第二SHPW92a、92b内缺少P+有源区，并从而与图2A-2C的电压钳位器件80相比能够具有较低的保持电压以及较低的触发电压。例如，在一种特定的BCD工艺中，图2A-2C的电压钳位器件80能够提供在上升时间为2ns的传输线脉冲(TLP)测试期间为大约10.8～大约13V的正向触发电压以及大约2～大约2.1V的正向保持电压，而图5A的电压钳位器件120能够提供大约8.5～大约9.8V的正向触发电压以及大约1.5～大约1.8V的正向保持电压。尽管已经描述了触发和保持电压的不同实例，但是其他配置也是可能的。
图5B是双槽区结隔离型电压钳位器件130的另一种实施例的截面图。图5B的双槽区结隔离型电压钳位器件130类似于图2A-2C的双槽区结隔离型电压钳位器件80，除了双槽区结隔离型电压钳位器件130示出了其中已经省略了第六及第七P+区域83f、83g，第七及第八N+区域85g、85h，第一至第六栅极电介质86c-86f以及第一至第六栅极导体87c-87f的PNPN保护结构的不同配置。
通过省略第六及第七P+区域83f、83g和第七及第八N+区域85g、85h，图5B的电压钳位器件130与图2A-2C的电压钳位器件80相比能够具有在第一及第二SHPW92a、92b内的较低的空穴浓度以及在第一SHNW94a内的较低的电子浓度。因而，图5B的电压钳位器件130与图2A-2C的电压钳位器件80相比能够具有较高的保持电压以及较高的触发电压。例如，在一种特定的BCD工艺(180nm1.8/5/60V BCD)中，图5B的电压钳位器件130能够提供大约15～大约18V的正向触发电压以及大约2.0～大约2.2V的正向保持电压。尽管已经描述了触发和保持电压的不同实例，但是其他配置也是可能的。
图5C是双槽区结隔离型电压钳位器件140的另一种实施例的截面图。图5C的双槽区结隔离型电压钳位器件140类似于图2A-2C的双槽区结隔离型电压钳位器件80，除了双槽区结隔离型电压钳位器件140示出了其中为了利于在第二N+区域85b与第七N+区域85g之间以及在第三N+区域85c与第八N+区域85h之间设置氧化物区88而已经省略了第六及第七P+区域83f、83g，第三至第六栅极电介质86c-86f以及第三至第六栅极导体87c-87f的PNPN保护结构的不同配置。
以这种方式配置电压钳位器件能够产生图5C的电压钳位器件140，该电压钳位器件140与图2A-2C的电压钳位器件80相比具有较高的保持电压以及较高的触发电压。例如，在一种特定的BCD工艺中，图5C的电压钳位器件140能够提供大约15～大约18V的正向触发电压以及大约2.5～大约4V的正向保持电压。尽管已经描述了触发和保持电压的不同实例，但是其他配置也是可能的。
图5D是双槽区结隔离型电压钳位器件150的另一种实施例的截面图。图5D的双槽区结隔离型电压钳位器件150类似于图2A-2C的双槽区结隔离型电压钳位器件80，除了双槽区结隔离型电压钳位器件150示出了其中在第一SHNW94a和第一SHPW92a之间的边界位于第七N+区域85g之下而不是位于第六P+区域83f之下的，并且其中在第一SHNW94a和第二SHPW92b之间的边界位于第八N+区域85h之下而不是位于第七P+区域83g之下的PNPN保护结构的不同配置。
以这种方式配置电压钳位器件能够产生图5D的电压钳位器件150，该电压钳位器件150与图2A-2C的电压钳位器件80相比具有电平近似相同的保持电压以及较低的触发电压。例如，在一种特定的BCD工艺中，图5D的电压钳位器件150能够提供大约8.5～大约9.8V的正向触发电压以及大约2.0～大约2.1V的正向保持电压。尽管已经描述了触发和保持电压的不同实例，但是其他配置也是可能的。
图6A是根据一种实施例的双槽区结隔离型电压钳位器件的一部分的示意性透视图170。图6B是根据另一种实施例的双槽区结隔离型电压钳位器件的一部分的示意性透视图175。
图6A所示的配置能够对应于与前面所描述的图2A-2C的电压钳位器件80的相应布局实现方式相似的第一及第二P+区域83a、83b和第一N+区域85a的布局实现方式。例如，第一N+区域85a已经被定位于第一及第二P+区域83a、83b之间，并且第一N+区域85a和第一及第二P+区域83a、83b已经被配置为基本上沿第一方向延伸。
相比之下，图6B所示的配置包括沿第一方向延伸的第一P+区域183a，以及布置于第一P+区域183a内且沿第一方向延伸的多个N+岛区185a1-185a3。以这种方式配置电压钳位器件能够提供对器件的PNPN保护结构的微调控制。例如，使P+区域的面积相对于图6B所示的N+区域的面积增大能够操作用于使得图2C的PNP晶闸管双极型晶体管42的强度相对于图2C的NPN晶闸管双极型晶体管41的强度增大。
如所示图6A-6B，某些区域的几何结构能够提供另一种程度的控制以获得所期望的保护特性。几何结构的配置能够连同特定的晶闸管保护配置一起来选择以获得全面的保护特性。因而，图6A-6B所示的配置以及其他布局能够结合本文所描述的任意电压钳位器件来使用。
图7A至7E是包括传输线脉冲(TLP)数据的示意图以及双槽区结隔离型电压钳位器件的不同实施例的局部截面图。
TLP数据对应于以180nm1.8/5/60V BCD工艺开发出的双槽区结隔离型电压钳位器件。测量大约在室温下进行，并且每个TLP测量点能够对应于通过驱使具有大约2ns的上升时间的矩形的100ns的电流脉冲进入焊盘保护电路之内并且在大约40％～大约90％的电流脉冲宽度下测量焊盘保护电路的电压而获得的电压和电流测量值。DC泄漏测量在每个TLP电流脉冲之后进行。本领域技术人员应当意识到，泄漏电流值在每个脉冲之后相对小的变化能够指示IC的完整性。相比之下，泄漏电流的急剧变化能够指示出IC的损坏。
图7A包括TLP数据200以及与图5A的电压钳位器件120的截面图相似的双槽区结隔离型电压钳位器件的局部截面201。局部截面201对应于与器件的PNPN保护结构相关的电压钳位器件的结构。但是，本领域技术人员应当意识到电压钳位器件包括其他结构，例如PN二极管保护结构。
如图7A的TLP数据200所示，电压钳位器件能够具有大约2V的保持电压以及大约9～大约9.5V的触发电压。但是，其他值也是可能的，例如，随几何结构特征和/或制作工艺而定的电压。
图7B包括TLP数据210以及双槽区结隔离型电压钳位器件的局部截面211。示于局部截面211内的电压钳位器件包括第一SHNW94a，第一及第二SHPW92a、92b，第一及第二栅极电介质区86a、86b，第一及第二栅极导体区87a、87b，第一、第二、第六及第七P+区域83a-83b、83f-83g，第一至第三N+区域85a-85c，氧化物区88，第一HVPW82a，DPW93，NBL89，以及P-SUB81。如图7B所示，NBL89位于P-SUB81之上，DPW93位于NBL89之上，并且第一HVPW82a位于DPW93之上。另外，第一SHNW94a和第一及第二SHPW92a、92b处于第一HVPW82a之内，第一SHNW94a位于第一及第二SHPW92a、92b之间。第一N+区域85a和第一及第二P+区域83a、83b布置于第一SHNW94a内，第一N+区域85a在第一及第二P+区域83a、83b之间。第二N+区域85b布置于第一SHPW92a内，并且第三N+区域85c布置于第二SHPW92b内。第六P+区域83f沿着第一SHNW94a与第一SHPW92a之间的边界而布置，并且第七P+区域83g沿着第一SHNW94a与第二SHPW92B之间的边界而布置。第一栅极电介质区86a和第一栅极导体87a定位于第二N+区域85b与第六P+区域83f之间的第一SHPW92a的一部分之上。第二栅极电介质区86b和第二栅极导体87b定位于第三N+区域85c与第七P+区域83g之间的第二SHPW92b的一部分之上。
如图7B的TLP数据210所示，电压钳位器件能够具有大约2.1V的保持电压以及大约11.2V的触发电压。但是，其他值也是可能的，例如，随几何结构特征和/或制作工艺而定的电压。
图7C包括TLP数据220以及双槽区结隔离型电压钳位器件的与图5B的电压钳位器件130的局部截面相似的局部截面221。如图7C的TLP数据220所示，电压钳位器件能够具有大约2～2.5V的保持电压以及大约16.2V的触发电压。但是，其他值也是可能的，例如，随几何结构特征和/或制作工艺而定的电压。
图7D包括TLP数据230以及类似的双槽区结隔离型电压钳位器件的局部截面231。局部截面231示出了与图2A-2C的电压钳位器件80的PNPN保护结构相似的PNPN保护结构，除了图7D示出了其中为了利于使用氧化物区88而已经省略了第五及第六栅极电介质区86e、86f和第五及第六栅极导体87e、87f的配置。如图7D的TLP数据230所示，电压钳位器件能够具有大约2～2.5V的保持电压以及大约11～大约12V的触发电压。但是，其他值也是可能的，例如，随几何结构特征和/或制作工艺而定的电压。
图7E包括TLP数据240以及双槽区结隔离型电压钳位器件的与图2A-2C的电压钳位器件80的局部截面相似的局部截面241。如图7E的TLP数据240所示，电压钳位器件能够具有大约2.1V的保持电压以及大约11～大约12V的触发电压。与图7D中的结果相比，图7E的配置的触发和保持电压是较低的，并且电流处理能力对于尺寸近似相同的器件是较高的。如图7D和7E的比较所示，保护特定的差异能够与为了利于使用栅极结构86e-86f，87e-87f来分隔这些区域而省略在第二N+区域85b和第六P+区域83f之间的以及在第三N+区域85c和第七P+区域83g之间的氧化物区88关联。尽管在图7D和7E中示出了特定的保持和触发电压数据，但是其他值也是可能的，例如，随几何结构特征和/或制作工艺而定的电压。
图8是图2A-2C的双槽区结隔离型电压钳位器件80的另一个带注释的截面300。
图8的带注释的截面类似于图2C的带注释的截面，除了图8已经被注释以进一步包括第一NPN寄生双极型晶体管301、第二NPN寄生双极型晶体管302、第一寄生电阻器303和第二寄生电阻器304。
第一NPN寄生双极型晶体管301包括与NBL89关联的发射极、与DPW93关联的基极、以及与第一HVNW84a关联的集电极，并且是垂直双极型晶体管。另外，第二NPN寄生双极型晶体管302包括与第二HVNW84b关联的发射极、与第二HVPW82b关联的基极、以及与第一HVNW84a关联的集电极。而且，第一寄生电阻器303与在PNP晶闸管双极型晶体管42的集电极与第一及第二NPN寄生双极型晶体管301、302的基极之间的第一HVPW82a/DPW93的电阻关联。另外，第二寄生电阻器304与在第二二极管22的阴极与第一PNP寄生双极型晶体管301的基极之间的第三SHPW94c/第一HVNW84a的电阻关联。
图9是图2A-2C的双槽区结隔离型电压钳位器件的另一个电路图310。图9的电路图310类似于图3的电路图100，除了电路图310还包括以上参照图8所描述的第一及第二NPN寄生双极型晶体管301、302以及第一及第二寄生电阻器303、304。
如图9所示，第一寄生电阻器303包括与NPN晶闸管双极型晶体管41的基极以及PNP晶闸管双极型晶体管42的集电极电连接的第一端。另外，第一寄生电阻器303还包括与第一至第三PNP寄生双极型晶体管31-33的集电极、第四二极管24的阳极以及第一及第二NPN寄生双极型晶体管301、302的基极电连接的第二端。而且，如图9所示，第一及第二NPN寄生双极型晶体管301、302的集电极通过第二寄生电阻器304与第二引脚VIN2电连接。另外，第一及第二NPN寄生双极型晶体管301、302的发射极与第三二极管23的阴极以及第二及第三PNP寄生双极型晶体管32、33的基极电连接。
参照图9和10，在某些实现方式和/或工艺中，第一及第二NPN寄生双极型晶体管301、302能够具有在某些操作条件下足以影响电压钳位器件的操作的增益。例如，当电压钳位器件使用其中氧化物区88具有相对浅的深度的工艺来制作时，第一及第二NPN寄生双极型晶体管301、302可以具有相对高的共发射极增益或Beta(β)。
当NPN寄生双极型晶体管301、302具有足够高的增益时，第一PNP寄生双极型晶体管31和第一和/或第二NPN寄生双极型晶体管301、302可能会在电压钳位器件的操作期间不希望地被激活。在某些配置中，第一PNP寄生双极型晶体管31和第一和/或第二NPN寄生双极型晶体管301、302的激活能够部分地由对通过PNP寄生双极型晶体管31的发射极-基极结从第一引脚VIN1到第二引脚VIN2并且到第一及第二NPN寄生双极型晶体管301、302的集电极的通路的正向偏压引起。
在缺少足够的预防的情况下，第一及第二NPN寄生双极型晶体管301、302能够在操作期间被激活，从而导致通过寄生基板PNP32、33的残留基板电流的后续注入。例如，第一及第二NPN寄生双极型晶体管301、302的激活能够产生电流流入第二及第三PNP寄生双极型晶体管32、33的基极之内，这能够引起电流流入P-SUB81。增大的基板电流能够在n型槽区与P-SUB81/P-EPI91之间的半导体结内产生大功率。
图10是根据另一种实施例的双槽区结隔离型电压钳位器件320的俯视平面图。图11是图10的双槽区结隔离型电压钳位器件320沿线11-11截取的截面图。
图10和11的电压钳位器件320类似于图2A-2C的电压钳位器件80，除了电压钳位器件320还包括第五HVPW82e、第四HVNW82d、第九P+区域83i、第十N+区域85j及第四SHPW92d。
在所示出的配置中，第五HVPW82e邻接并包围着第二HVNW84b。另外，第四HVNW82d邻接并包围着第五HVPW82e。而且，NBL89延伸于第五HVPW82e和第四HVNW84d之下，使得第五HVPW82e与P-SUB81电隔离。另外，第三HVPW82c包围着第四HVNW84d但与其间隔开。第八P+区域83i布置于第五HVPW82e内，并且与第二引脚VIN2电连接。第九N+区域85j布置于第四HVNW84d内。在所示出的配置中，第九N+区域85j是电浮置的。另外，第四SHPW92d布置于第二HVPW82b内，并且在所示出的配置中具有与第二HVPW82b的宽度近似相同的宽度。
第五HVPW82e作为包围着第二HVNW84b的嵌入式p型保护阱来操作，该第二HVNW84b与器件的n型槽区关联。另外，第四HVNW84d作为包围着第五HVPW82e的嵌入式n型集电极保护阱来操作。
引入第五HVPW82e和第四HVNW84d能够有助于减少基板电流注入，例如，由第二及第三PNP寄生双极型晶体管32、33注入的电流。例如，第五HVPW82e和第四HVNW84d能够操作用于增大第二PNP双极型晶体管32的基极宽度，由此减小第二PNP双极型晶体管32的增益和电流注入。另外，图11已经被注释为包含嵌入式PNP双极型保护环晶体管305，该嵌入式PNP双极型保护环晶体管305能够具有与第二HVPW82b关联的发射极、与第四HVNW84d关联的基极、以及与第五HVPW82e关联的集电极。
如图11所示，嵌入式PNP双极型保护环晶体管305的基极和集电极能够与第二引脚VIN2电连接，而PNP横向双极型保护环晶体管305的发射极能够与第二及第三PNP寄生双极型晶体管32、33的集电极电连接。嵌入式PNP双极型保护环晶体管305能够操作用于现场减小到第二及第三PNP寄生双极型晶体管32、33的集电极之内的电流流入，并从而能够减少注入基板之内的电流量。PNP双极型保护环晶体管305还能够提供在第一引脚VIN1与第二引脚VIN2之间的电流通路，并从而能够用来激励受限制于电压钳位器件320的隔离之内的电流。
电压钳位器件320还包括第四SHPW92d，该第四SHPW92d能够操作用于降低第二及第三寄生PNP双极型晶体管32、33的增益。
第二HVNW84b、第五HVPW82e和/或第四HVNW84d的宽度能够被选定为相对地大，使得降低第二PNP寄生双极型晶体管32的增益。例如，在一种实施例中，第二HVNW84b的宽度被选定为大约3.0～大约6.0μm，例如，5.5μm；第五HVPW82e的宽度被选定为大约4.0～大约8.0μm，例如，6.0μm；并且第四HVNW84d的宽度被选定为大约10～大约40μm，例如15μm。尽管已经提供了阱宽度的一个实例，但是其他配置也是可能的。
图12是双槽区结隔离型电压钳位器件330的另一种实施例的截面图。图12的电压钳位器件330类似于图11的电压钳位器件320，除了电压钳位器件330示出了其中已经省略了第三SHPW92c的，其中第四SHPW92d与第二HVPW82b相比具有较窄的宽度的，并且其中第十N+区域85j与第二引脚VIN2电连接的配置。
省略第三SHPW92c能够有助于通过增加晶体管的基极宽度来降低第一PNP寄生双极型晶体管31的增益，由此帮助防止图9所示的第一PNP寄生双极型晶体管31以及第一和/或第二NPN寄生双极型晶体管301、302的激活。
如图12所示，第四SHPW92d已经被配置为具有比第二HVPW82b的宽度小的宽度。在一种实施例中，第四SHPW92d具有比第二HVPW82b的宽度小1μm～2μm的宽度。尽管已经提供了阱宽度的一个实例，但是其他实现方式也是可能的。以这种方式配置第四SHPW92d能够帮助防止第四SHPW92d显著地影响在第二HVPW82b与第一及第四HVNW84a、84d之间的阻断电压。但是，即使具有较窄的宽度，第四SHPW92d也仍然能够帮助降低第二及第三寄生PNP双极型晶体管32、33的增益。
在所示出的配置中，第十N+区域85j与第二引脚VIN2电连接。以这种方式连接第十N+区域85j能够增大第二及第三PNP寄生双极型晶体管32、33的击穿，并且有助于降低第二及第三PNP寄生双极型晶体管32、33被激活的风险。尽管图12示出了其中第十N+区域85j与第二引脚VIN2电连接的配置，但是在某些实现方式中，按照与图11的配置所示出的方式类似的方式，图12的电压钳位器件330的第十N+区域85j能够是电浮置的。而且，尽管图11示出了其中第十N+区域85j为电浮置的配置，但是在某些实现方式中，图11的电压钳位器件320的第十N+区域85j能够与第二引脚VIN2电连接。
在以上所描述的实施例中，保护器件能够包括具有n型或p型掺杂物的层、区域和/或阱。在其他实施例中，电压钳位器件的所有层、区域和阱的掺杂类型能够与在上述实施例中所描述及示出的那些层、区域和阱的掺杂类型相反，并且相同的原理及优点仍然能够适用于所述其他实施例。例如，图2A-2C的电压钳位器件的互补版本能够通过使用n型基板和n型外延层并且通过逆转形成于其内的阱、有源区及埋层的掺杂极性来形成。同样地，图4A-7E所示的电压钳位器件的互补版本在以上所描述的相同原理之下同样是可能的。
本文所使用的例如上方、下方、之上等术语指的是如图所示出的那样取向的器件，并且应据此解释。还应当意识到，因为在半导体器件(例如，晶体管)之内的区域是通过以不同的杂质或不同浓度的杂质来掺杂半导体材料的不同部分来限定的，所以在不同区域之间的不连续的物理边界可能不会实际存在于完成的器件内，反而是区域可以从一个到另一个过渡。附图所示的某些边界是这种类型的，并且仅仅是为了帮助读者而示为突变结构。在以上所描述的实施例中，p型区域能够包含作为掺杂物的p型半导体材料，例如，硼。此外，n型区域能够包含作为掺杂物的n型半导体材料，例如，磷。本领域技术人员应当意识到在以上所描述的区域内的各种掺杂物浓度。
应用
采用上述保护方案的器件能够被实现于各种电子器件和接口应用之内。电子器件的实例能够包括，但不限于，消费电子产品、消费电子产品的部件、电子测试设备、以及除了在半导体工业中的其他应用之外的高稳健性的工业及汽车应用。电子器件的实例还能够包括光网络或其他通信网络的电路以及用于电压基准及电动汽车的电池电源管理的电路。电子产品能够包括，用于移动电话、基站、车辆引擎管理控制器、传输控制器等的电源管理集成电路。此外，电子器件能够包括未完成的产品，包括用于工业、医疗及汽车应用的那些未完成的产品。
前面的描述和声明可以指的是被“连接”或“耦接”在一起的元件或特征。如同本文所使用的，除非另有明确说明，否则“连接”意指一个元件/特征直接或间接地连接至另一个元件/特征，而不一定是机械地。同样地，除非另有明确说明，“耦接”意指一个元件/特征直接或间接地耦接至另一个元件/特征，而不一定是机械地。因而，尽管附图所示的各种示意图示出了元件和构件的示例布局，但是另外的介入元件、器件、特征或构件也可以出现于实际的实施例中(假定所示电路的功能没有受到不利的影响)。
尽管本发明已经根据某些实施例进行了描述，但是对本领域技术人员而言显而易见的其他实施例，包括并非本文所阐明的全部特征及优点都提供的实施例，同样属于本发明的范围之内。而且，以上所述的各种实施例能够被结合以提供更多的实施例。另外，在一种实施例中所示出的某些特征同样能够被并入其他实施例之内。因此，本发明的范围仅通过参考所附权利要求书来限定。

Claims (25)

1.一种用于提供免受瞬态电事件影响的保护的装置，所述装置包括：
第一端子；
第二端子；
第一p型阱区；
布置于所述第一p型阱区内的PNPN保护结构，其中所述PNPN保护结构包括与所述第二端子电连接的阳极以及与所述第一端子电连接的阴极；
与所述第一p型阱区相邻的第一n型阱区；
布置于所述第一n型阱区内的PN二极管保护结构，其中所述PN二极管保护结构包括与所述第一端子电连接的阳极以及与所述第二端子电连接的阴极；
被配置为包围所述第一p型阱区和所述第一n型阱区的p型槽区；以及
被配置为包围所述p型槽区的n型槽区，
其中所述p型槽区是电浮置的，并且
其中所述n型槽区与所述第二端子电连接。
2.根据权利要求1所述的装置，还包括：包围所述n型槽区的嵌入式p型保护阱以及包围所述p型保护阱的嵌入式n型保护阱，其中所述嵌入式p型保护阱与所述第二端子电连接，其中所述n型槽区包括n型埋层，其中所述n型埋层在所述嵌入式p型保护阱和所述嵌入式n型保护阱下方延伸。
3.根据权利要求2所述的装置，其中所述嵌入式n型保护阱与所述第二端子电连接。
4.根据权利要求2所述的装置，其中所述p型槽区包括第二p型阱区以及布置于所述第二p型阱区内的浅p型阱。
5.根据权利要求4所述的装置，其中所述浅p型阱的宽度小于所述第二p型阱区的宽度。
6.根据权利要求1所述的装置，还包括p型基板和布置于所述p型基板之上的p型外延层，其中所述第一p型阱区和所述第一n型阱区布置于所述p型外延层内。
7.根据权利要求6所述的装置，其中所述n型槽区包括布置于所述p型基板内的n型埋层以及布置于所述p型外延层内的第二n型阱区，其中所述第二n型阱区与所述第二端子电连接。
8.根据权利要求7所述的装置，其中所述p型槽区包括布置于所述p型外延层内的第二p型阱区以及布置于所述p型外延层内的深p型阱，其中所述第二p型阱区位于所述第一n型阱区与所述第二n型阱区之间，并且其中所述深p型阱的一部分位于所述n型埋层与所述第一n型阱区之间。
9.根据权利要求1所述的装置，其中所述p型槽区还包括布置于所述第二p型阱区内的浅p型阱，其中所述浅p型阱与所述第二p型阱区和所述第一n型阱区之间的边界间隔开，并且其中所述浅p型阱区与所述第二p型阱区和所述第二n型阱区之间的边界间隔开。
10.根据权利要求1所述的装置，其中所述PNPN保护结构还包括阳极-栅极，其中所述阳极-栅极通过电阻器与第二引脚电连接。
11.根据权利要求1所述的装置，其中所述PNPN保护结构包括：
布置于所述第一p型阱区内的浅p型阱；
布置于所述第一p型阱区内的与所述浅p型阱相邻的浅n型阱；
布置于所述浅n型阱内的第一p型有源区，其中所述第一p型有源区作为所述PNPN保护结构的所述阳极来操作；
布置于所述浅n型阱内的与所述第一p型有源区相邻的第一n型有源区，其中所述第一p型有源区和所述第一n型有源区与所述第二端子电连接；以及
布置于所述浅p型阱内的第二n型有源区，其中所述第二n型有源区作为所述PNPN保护结构的所述阴极来操作，其中所述第二n型有源区与所述第一端子电连接。
12.根据权利要求11所述的装置，其中所述PNPN保护结构还包括：
沿着所述浅p型阱与所述浅n型阱之间的边界布置的第三n型有源区；以及
与所述第一p型有源区和所述第三n型有源区之间的所述浅n型阱的一部分相邻的第一栅极结构。
13.根据权利要求12所述的装置，其中所述PNPN保护结构还包括：
位于所述第三n型有源区与所述第二n型有源区之间的氧化物区。
14.根据权利要求12所述的装置，其中所述PNPN保护结构还包括：
布置于所述浅p型阱内的第二p型有源区，其中所述第二p型有源区位于所述第二n型有源区与所述第三n型有源区之间；
与所述第二p型有源区和所述第三n型有源区之间的所述浅p型阱的一部分相邻的第二栅极结构；以及
与所述第二p型有源区和所述第二n型有源区之间的所述浅p型阱的一部分相邻的第三栅极结构。
15.根据权利要求11所述的装置，其中所述PNPN保护结构还包括：
布置于所述浅n型阱内的第三n型有源区；
与所述第一p型有源区和所述第三n型有源区之间的所述浅n型阱的一部分相邻的第一栅极结构。
16.根据权利要求15所述的装置，其中所述PNPN保护结构还包括：
沿着所述浅p型阱与所述浅n型阱之间的边界布置的第二p型有源区；
与所述第二p型有源区和所述第三n型有源区之间的所述浅n型阱的一部分相邻的第二栅极结构；以及
与所述第二p型有源区和所述第二n型有源区之间的所述浅p型阱的一部分相邻的第三栅极结构。
17.根据权利要求15所述的装置，其中所述PNPN保护结构还包括：
位于所述第三n型有源区与所述第二n型有源区之间的氧化物区。
18.根据权利要求11所述的装置，其中所述第一n型有源区包括含有布置于所述第一p型有源区内的第一多个岛区的阳极-栅极区，其中所述多个岛区沿第一方向延伸。
19.根据权利要求1所述的装置，其中所述PN二极管保护结构包括：
布置于所述第一n型阱区内的浅p型阱；
布置于所述第一n型阱区内的与所述浅p型阱相邻的第一浅n型阱，其中所述第一浅n型阱定位于所述浅p型阱与所述第一p型阱区之间；
布置于所述浅p型阱内的第一p型有源区，其中所述第一p型有源区与所述第一端子电连接；以及
布置于所述第一浅n型阱内的第一n型有源区，其中所述第一n型有源区与所述第二端子电连接。
20.根据权利要求19所述的装置，其中所述PN二极管保护结构还包括：
布置于所述第一n型阱区内的与所述浅p型阱的同所述第一浅n型阱相对的一侧相邻的第二浅n型阱；以及
布置于所述第二浅n型阱内的第二n型有源区，其中所述第二n型有源区与所述第二端子电连接。
21.一种制造保护器件的方法，所述方法包括：
形成第一p型阱区；
形成与所述第一p型阱区相邻的第一n型阱区；
形成包围所述第一p型阱区和所述第一n型阱区的p型槽区；
形成包围所述p型槽区的n型槽区；
在所述第一p型阱区内形成PNPN保护结构，其中所述PNPN保护结构包括与第一端子电连接的阴极以及与第二端子电连接的阳极；以及
在所述第一n型阱区内形成PN二极管保护结构，其中所述PN二极管保护结构包括与所述第一端子电连接的阳极以及与所述第二端子电连接的阴极；
其中所述p型槽区是电浮置的，并且
其中所述n型槽区与所述第二端子电连接。
22.根据权利要求21所述的方法，还形成包围所述n型槽区的嵌入式p型保护阱以及形成包围所述p型保护阱的嵌入式n型保护阱，其中所述嵌入式p型保护阱与所述第二端子电连接，其中所述n型槽区包括n型埋层，其中所述n型埋层在所述嵌入式p型保护阱和所述嵌入式n型保护阱下方延伸。
23.根据权利要求22所述的方法，其中所述嵌入式n型保护阱与所述第二端子电连接。
24.根据权利要求22所述的方法，其中所述p型槽区包括第二p型阱区以及布置于所述第二p型阱区内的浅p型阱。
25.根据权利要求24所述的方法，其中所述浅p型阱的宽度小于所述第二p型阱区的宽度。
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