CN101150126B - 静电放电保护装置及其电路 - Google Patents
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- 239000000758 substrate Substances 0.000 claims description 22
- 230000001681 protective effect Effects 0.000 claims description 15
- 230000003071 parasitic effect Effects 0.000 abstract description 9
- 238000012986 modification Methods 0.000 abstract description 2
- 230000004048 modification Effects 0.000 abstract description 2
- 230000003068 static effect Effects 0.000 description 50
- 239000002184 metal Substances 0.000 description 22
- 230000001052 transient effect Effects 0.000 description 17
- 239000004065 semiconductor Substances 0.000 description 9
- 230000005611 electricity Effects 0.000 description 8
- 230000002441 reversible effect Effects 0.000 description 6
- 238000010291 electrical method Methods 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 206010003497 Asphyxia Diseases 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000035484 reaction time Effects 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明提出数种用于静电放电保护的具有电路布局图案的实施例。一装置具有一电路布局图案可以被配置以保护输入/输出端点，或该电压源。该电路布局图案可以被设计以增加用于静电放电电流路径的耐压。例如，可以运用更多的环。本发明也提出用于静电放电保护的电路实施例。依据一实施例，一静电放电保护电路包括四个寄生双极性接面晶体管被配置以保护该输入/输出端点，或该电压源。更多的双极性接面晶体管或电阻可以被用来增加静电放电电流路径的耐压。不同的变化和修改可以通过改变掺杂区域的掺杂浓度而被实施。
Description
发明领域
[0001]本发明涉及静电放电(ESD)保护装置，并且尤其涉及一静电放电电路以及电路布局用于保护由高压半导体工艺所制造的其他电路元件。
技术背景
[0002]静电放电保护电路在每一半导体芯片中是一常用的元件。该静电放电保护电路保护一半导体芯片免于由暂态电压或电流所引起的损害。特定材料的累积电荷所造成的暂态电压或电流可以通过摩擦而轻易地释放电荷。因此，静电放电保护电路被发明而且被放置在芯片中靠近输入/输出接脚的位置。当过量的暂态电压或电流产生，静电放电保护电路可以即时的反应，将过量的暂态电压或电流引导至电压源以避免该电压或电流流入核心电路。
[0003]依据累积电荷的来源，静电放电模式主要有三个种类，其为机器模式(Machine Mode)，人体模式(Human Body Mode)，以及电荷元件模式(Charge Device Mode)。机器模式被用来模拟制造环境以及有许多的规格来定义机器模式。人体模式是用来模拟人们以他们的手接触半导体芯片的接脚时，经由人体所产生的静电荷。这些电荷将会流经接脚以及导致半导体芯片的损坏。电荷元件模式对大面积的芯片而言是最不理想的模式。电荷元件模式的电荷是在制造过程中累积在芯片的内部，以及会释放至外在的环境而不论该环境是否有静电荷。因此，因为静电荷无所不在，有效的静电放电保护变的更加重要。
[0004]最简单的静电放电保护电路包括两个逆向偏压的二极管，一个接在电压源和一输入接点，另一个接在地电位和该输入接点。两个逆向偏压二极管当芯片操作在正常的情况下时是关闭的。一般电压源不会供应超过50伏特的电压。当在输入接点的电压超过该逆向偏压二极管的击穿电压时，该逆向偏压二极管进入击穿模式。在击穿模式下的二极管会很快的排除电流。相较于其他电路元件，二极管能承受较大的静电放电压力，例如，金氧半导体元件(Metal OxidationSemiconductor)，或是双极接面晶体管元件(Bipolar JunctionTransistor)。
[0005]Yu所发明的美国专利号码6,297,536，标题「用于静电放电保护与硅化物制程相容之二极体结构」，披露一具有一扩散区域的二极管结构，其整个边缘是被N型井所包围，以增加在高电流压力情况下二极管的弹力电阻值。此专利的公开说明书可作为本发明的参考资料。该二极管结构有一硅化物层覆盖该扩散区域使得一放电电流可以均匀地流经该硅化物层和该扩散层，因为该硅化物层提供较佳的导电特性。一静电放电保护电路利用一二极管结构当成一放电工具，具有简单和小面积的优点，但是无法在很短的时间内反应大的暂态电压或电流。大的暂态电压或电流需要大的接面面积来释放，因为大的面积产生大的寄生电容，所以会延迟反应时间。假如该寄生电容太大，该静电放电二极管的保护机制可能无法反应那些放电事件。因此，许多静电放电保护电路采用主动电路元件，例如，寄生双极性接面晶体管，以主动有效地释放暂态电压或电流。
[0006]Vashchenko等人所发明的美国专利号码6,492,859授予，标题「可调整静电放电保护箝制」，披露一用于一类比双极性电路的静电保护电路。在此附上该专利的公开说明以供参考。在该现有技术中，该静电放电保护电路采用一反向连接的NPN双极性接面晶体管，当成是一雪崩二极管，其具有一介于该双极性接面晶体管的基极和集极之间可以调整击穿电压的电阻。该反向连接的NPN双极性接面晶体管促使另一个PNP双极性接面晶体管进入导通状态，使得该PNP双极性接面晶体管的基极电流是该反向连接的NPN双极性接面晶体管的基极电流的倍数。该电阻连接至该反向连接晶体管以调整该反向连接晶体管的击穿电压。通常，该电阻被用来减少该反向连接晶体管的击穿电压。虽然，在此专利说明中采用一可调整的电阻，但其并未提及任何伴随此电路的紧密电路布局图案。
[0007]在图1中，显示一依据传统的设计以供高电压应用的一静电放电保护电路的电路布局图案。在P型衬底上，该静电放电保护电路的一电路布局图案11具有一N型浓掺杂区域2，一N型淡掺杂区域3，一P型浓掺杂区域6，一P型淡掺杂区域5。该N型淡掺杂区域3与该P型衬底形成一PN接面二极管，该P型衬底连接至P型浓掺杂区域4。该P型淡掺杂区域5与一包围一N型浓掺杂区域8，该P型浓掺杂区域6，以及该P型淡掺杂区域5的额外N型井区域1形成一PN接面二极管。该N型井区域1是一N型掺杂区域扮演一P型半导体元件衬底的角色。该静电放电保护电路通常有二PN接面二极管，其中该二极管是由二寄生双极性接面晶体管经由适当的电连接所形成。通常，一简单的电性配置可以是一金属线连接至一输入/输出端点，至该N型浓掺杂区域2，以及该P型浓掺杂区域6，具有该P型浓掺杂区域4连接至接地，以及该N型浓掺杂区域8连接至该电源。
[0008]在图1中，该静电放电保护电路的电路布局图案形成该传统静电放电保护电路其包括两个逆向偏压二极管，一个形成于电压源和输入端点之间，以及另一个形成于接地和输入端点之间。
发明内容
[0009]本发明的一目的为提供一种静电放电保护电路的电路布局图案，以保护半导体芯片免于静电放电，特别是那些有高电压工艺的芯片。在一实施例中，用于一静电放电保护电路的一具有电路布局图案的一装置，其包括一第一N型掺杂区域；一第一P型掺杂区域连接至该第一N型掺杂区域；一第二N型掺杂区域被一第一N型井区域所包围；以及该N型井区域包围该第一P型掺杂区域。可以有许多的N型掺杂区域被该第一P型掺杂区域所包围。该第一N型掺杂区域可以是淡掺杂。一N型浓掺杂区域可以被置于该第一N型掺杂区域中以改善电极的电接触特性。
[0010]依据本发明，用于保护输入/输出端点的一静电放电保护电路的一具有电路布局图案的一装置，可以更进一步包括一第二P型掺杂区域；一第三N型掺杂区域连接至该第二P型掺杂区域；一第三P型掺杂区域包围该第三N型掺杂区域；一第二N型井区域包围该第三N型掺杂区域；以及该第二P型掺杂区域电连接至该第一N型掺杂区域。可以有许多的P型掺杂区域被该第三N型掺杂区域所包围。该第二P型掺杂区域可以是淡掺杂。一P型浓掺杂区域可以被置于该第二P型掺杂区域中以改善电接触特性。
[0011]依据该发明，用于保护输入/输出端点的一静电放电保护电路的一具有电路布局图案的一装置，可以更进一步包括一第四P型掺杂区域包围该第一N型井区域；一第四N型掺杂区域被一第三N型井区域所包围；以及该第四N型掺杂区域包围该第三P型掺杂区域。
[0012]依据该发明，一具有一电路布局图案的装置，可以被配置以限制在一电源端点上的静电放电压力暂态。相似于，用于保护输入/输出端点的一静电放电电路的装置，该第一N型掺杂区域电连接至该第三N型掺杂区域。该第二P型掺杂区域电连接至该第三P型掺杂区域，如用以保护输入/输出端点的该静电放电电路中一样，而不是连至该第一N型掺杂区域。
[0013]依据本发明，一种具有一电路布局图案的装置，可以被配置以限制在一接地端点上的静电放电压力暂态。相似于，用于保护输入/输出端点的一静电放电电路的装置，该第一N型掺杂区域电连接至该第二N型掺杂区域。该第二P型掺杂区域电连接至该第一P型掺杂区域，如用以保护输入/输出端点的该静电放电电路中一样，而不是连至该第一N型掺杂区域。
[0014]本发明的另一目的为提供一种静电放电保护电路，包括一第一双极性接面晶体管，该基极和射极连接至一电源；一第二双极性接面晶体管，该基极连接至该第一双极性接面晶体管的集极，该集极连接至该电源；一第三双极性接面晶体管，该基极和射极连接至该电源；一第四双极性接面晶体管，该基极连接至该第三双极性接面晶体管的集极，该集极连接至该电源；一第一电阻电连接至该第一双极性接面晶体管的该集极和该射极；一第二电阻电连接至该第三双极性接面晶体管的该集极和该射极；以及一电性方法连接该第二双极性接面晶体管的集极和该第四双极性接面晶体管的集极。该静电放电保护电路可以更进一步包括更多的寄生双极性接面晶体管，以提供用于静电放电压力电流的更多电流路径。
[0015]本发明的又一目的为提供一种静电放电保护电路，包括一第一双极性接面晶体管，该集极连接至一第一端点，该射极连接至一第二端点；一第二双极性接面晶体管，该集极连接至该第二端点，该射极连接至该第一端点；一第一电性方法连接该第一双极性接面晶体管的该基极和该集极；以及一第二电性方法连接该第二双极性接面晶体管的该基极和该集极。该电性方法可以包括一导电连接线，例如，一金属连接线或一多晶硅连接线。此外，该电性方法可以包括一双极性接面晶体管，以形成一反馈回路。
附图说明
[0016]结合附图，本发明的许多目标和优点，将会在随后的描述中更容易地被了解，其中：
[0017]图1描述，在现有技术中，用于高电压应用的静电放电保护电路的电路布局图案；
[0018]图2描述，依据本发明的一实施例，用于高电压应用的静电放电保护电路的电路布局图案；
[0019]图3描述，依据本发明的一实施例，用于高电压应用的静电放电保护电路的电路布局图案，其具有多于一个的N型扩散二极管(NDD)，以及/或P型扩散二极管(PDD)；
[0020]图4为依据图2中的实施例，用于高电压应用的静电放电保护电路的一剖面图；
[0021]图5描述依据图2中的实施例，用于保护输入/输出端点的静电放电保护电路的线路连接关系；
[0022]图6描述依据图5中的线路连接关系的一静电放电保护电路；
[0023]图7描述，依据本发明的一实施例，用于保护电源端点的静电放电保护电路的线路连接关系；
[0024]图8描述，依据本发明的一实施例，用于保护接地端点的静电放电保护电路的线路连接关系；
[0025]图9描述，依据本发明的一实施例，用于保护电源和接地端点的静电放电保护电路；
[0026]图10描述，依据本发明的一实施例，用于保护电源和接地端点的另一静电放电保护电路；
[0027]图11描述，当一正的静电放电压力施加在一输入/输出端点和一接地端点之间时，图6中该静电放电保护电路的操作情形；
[0028]图12描述，当一负的静电放电压力施加在一输入/输出端点和一接地端点之间时，图6中该静电放电保护电路的操作情形；
[0029]图13描述，当一正的静电放电压力施加在一输入/输出端点和一电源端点之间时，图6中该静电放电保护电路的操作情形；
[0030]图14描述，当一负的静电放电压力施加在一输入/输出端点和一电源端点之间时，图6中该静电放电保护电路的操作情形；
[0031]图15描述依据本发明的一优选实施例的一静电放电保护电路以及一延伸电路布局图案。
【主要元件符号说明】
1、9、1506：N型井区域
2、8、21、35、36、1507：N型浓掺杂区域
3、37、38：N型淡掺杂区域
4、6、22、31、32、1505：P型浓掺杂区域
5、33、34：P型淡掺杂区域
7：衬底
11、23、24、25、39、41、310、311、1508：电路布局图案
42、58、74、84：剖面图
48：隔离层
51：端点
52、66：电源VDDA
53、67：接地VSSA
54、55、56：金属层
61、62、63、64：双极性接面晶体管
65：端点
68、69、97、98、99、610、611、910、1102、1202、1302、1402、1503、1504：电阻
71、82：接地接点
72、81：电源接点
57、73、83：接线连接关系
91、92、93、94、1003、1004、1501、1502：双极性接面晶体管
95、1001、1301、1401：电源端点
96、1002、1101、1201：接地端点
612、911、1005：静电放电保护电路
1103、1303：正静电放电压力
1104、1204、1304、1404：静电放电测试配置
1105、1305：正静电放电压力波形
1203、1403：负静电放电压力
1205、1405：负静电放电压力波形
1509：电路配置
具体实施方式
[0032]图2描述用于高电压应用的而在一衬底上所形成的一静电放电保护电路的电路布局图案23。依据本发明的一实施例，一电路布局图案24包括一N型淡掺杂区域3，一P型浓掺杂区域4，以及一N型井区域9，其包围一N型浓掺杂区域21。在一实施例中，该N型淡掺杂区域3被该P型浓掺杂区域4，以及该N型浓掺杂区域21所构成的两个环所包围。该N型淡掺杂区域3可包围一N型浓掺杂区域2，其系用以连接一电极而具有较佳的电气特性。
[0033]该P型浓掺杂区域4可以被一淡掺杂区域整个或部分取代。该P型浓掺杂区域4连接至该衬底，其中该电路元件或该电路布局图案发展在该衬底之上。在此实施例中，该衬底可以是一P型衬底。相似地，该N型浓掺杂区域21可以被一淡掺杂区域整个或部分取代。该N型浓掺杂区域21连接至该N型井区域9。本领域技术人员了解的是，对于电极而言浓掺杂区域较淡掺杂区域有较佳的接面特性，因此，本领域技术人员可以采用许多的变化以改变浓掺杂区域的特性，包括该电路布局图案或该掺杂浓度。该电路布局图案24形成一静电放电保护电路，其包括两个晶体管，将会在稍后的图6中描述。
[0034]依据本发明的另一实施例，用于高电压应用的一静电放电保护电路的一电路布局图案25，其包括一P型淡掺杂区域5，一P型浓掺杂区域22，以及一N型井区域1，其包围一N型浓掺杂区域8，其中该P型浓掺杂区域22包括该P型淡掺杂区域5，以及该N型井区域1。该P型淡掺杂区域5可包围一P型浓掺杂区域6，其系用以连接一电极而具有较佳的电气特性。
[0035]该N型浓掺杂区域8可以被一淡掺杂区域整个或部分取代。该N型浓掺杂区域8连接至该N型井区域1，其中P型电路元件或电路布局图案是发展在该N型井区域1之上的。相似地，该P型浓掺杂区域22可以被一淡掺杂区域整个或部分取代。该P型浓掺杂区域22连接至该衬底。该电路布局图案25形成一静电放电保护电路，其包括两个晶体管，将会在稍后的图6中描述。
[0036]图3描述用于高电压应用的，一静电放电保护电路的电路布局图案39，其具有多于一个的N型扩散二极管(NDD)，以及/或P型扩散二极管(PDD)。在此图中，使用与图2中相同的标号。依据一实施例，一静电放电保护电路的一电路布局图案310可以包括许多的N型淡掺杂区域37，38，一P型浓掺杂区域4，以及一N型井区域9，其包围一N型浓掺杂区域21。该N型淡掺杂区域37，38可以包围N型浓掺杂区域35，36，其用以连接一电极而具有较佳的电气特性。通常，使用许多的N型淡掺杂区域37，38是很实用的，可以使得许多的电路元件以平行的方式形成。例如，该平行电路配置可以减少寄生电阻。
[0037]依据本发明的另一实施例，用于高电压应用的一静电放电保护电路的一电路布局图案311，其包括许多的P型淡掺杂区域33，34，一P型浓掺杂区域22，以及一N型井区域1，其包围一N型浓掺杂区域8。该P型淡掺杂区域33，34，可包围一P型浓掺杂区域31，32，其系用以连接一电极而具有较佳的电气特性。在实际电路布局中，该P型淡掺杂区域33，34，被用来改善电性的连接。例如，该寄生电阻可因此被减少。
[0038]图4是一，依据图2中的实施例，用于高电压应用的一静电放电保护电路的剖面图。在此图中，使用与图2中相同的标号。由该剖面图，该电路布局图案和电路元件被形成在该衬底7之上，其可能是一P型衬底。该N型井区域1的深度，与较浓或淡掺杂区域相比为深。一N型井区域1提供和包括该P型淡掺杂区域5，以及因此在其间形成一PN接面介面。另一PN接面介面形成于该衬底7和该N型淡掺杂区域3之间。介于扩散区域间的隔离层48可以是由本领域技术人员所熟知的沟渠氧化物或其他场隔离氧化物等所制成。
[0039]依据图2中的实施例，图5描述用于保护输入/输出端点的一静电放电保护电路的线路连接关系。在此描述该具有三层金属层的静电放电保护电路的剖面图。在此图中，使用与图2中相同的标号。在此，描述置于一输入/输出端点之下用于保护该电源端点的一静电放电保护电路。为了将该静电放电保护电路置于端点之下以节省电路布局面积，至少要有三层金属层(包括用作端点的一金属层)。然而，使用两金属层已足以形成该静电放电保护电路，假如该静电放电保护电路不需要置于该输入/输出端点之下。在一实施例中，用于输入/输出端点的静电放电保护电路的一电路配置，其包括至少一端点51连接至一N型淡掺杂区域3，以及一P型淡掺杂区域5，一接地53，以及一电源52，其中该接地53连接至P型浓掺杂区域4，22，以及该电源52连接至N型浓掺杂区域8，21。此外，该N型淡掺杂区域3可以包括一N型浓掺杂区域2，用以减少电阻以及改善电气特性。基于相同的理由，该P型淡掺杂区域5可以包括一P型浓掺杂区域6。为了实施该电路配置，如半导体芯片所示在端点之下，需要三层金属层54，55，56。在另一实施例中，一些连接可以使用金属线，以及一些可以使用多晶硅线，或是纯质材料，例如，P型浓掺杂扩散线，或是N型浓掺杂扩散线。
[0040]依据图5中的电路配置，图6描述一静电放电保护电路。依据一实施例，一用于保护输入/输出端点的静电放电保护电路612，其包括一电源VDDA66，一接地VSSA67，一端点65，以及四个双极性接面晶体管(BJT)61，62，63，64。该寄生双极性接面晶体管描述如下：(1)该双极性接面晶体管61是一PNP双极性接面晶体管，其具有一N型井区域9当成是一基极，一P型衬底7当成是一射极，以及一P型浓掺杂区域4当成是一集极；(2)该双极性接面晶体管62是一NPN双极性接面晶体管，其具有该P型浓掺杂区域4当成是一基极，一N型浓掺杂区域2当成是一射极，以及该N型井区域9当成是一集极；(3)该双极性接面晶体管63是一PNP双极性接面晶体管，其具有一N型浓掺杂区域8当成是一基极，一P型浓掺杂区域6当成是一集极，以及该P型衬底7当成是一射极；以及(4)该双极性接面晶体管64是一NPN双极性接面晶体管，其具有该P型衬底7当成是一基极，一N型井区域1当成是一集极，以及该N型浓掺杂区域8当成是一射极。该静电放电保护电路612还包括一电阻68代表在该N型井区域9中的寄生电阻，一电阻69代表在该P型衬底7中的寄生电阻，一电阻610代表在该N型井区域1中的寄生电阻，以及一电阻611代表在该P型衬底7中的寄生电阻。该静电放电保护电路612的操作和功能将会在稍后的图11，12，13，和14中描述。
[0041]依据本发明的一实施例，图7描述用于保护电源端点的一静电放电保护电路的该接线连接关系73。在此描述该具有三层金属层的静电放电保护电路的剖面图。在此图中，使用与图2中相同的标号。在此，描述置于一电源端点之下用于保护该电源端点的一静电放电保护电路。为了将该静电放电保护电路置于端点之下以节省电路布局面积，至少要有三层金属层(包括用作端点的一金属层)。然而，使用两金属层已足以形成该静电放电保护电路，假如该静电放电保护电路不需要置于该电源端点之下。在一实施例中，用于电源端点的静电放电保护电路的一电路配置73，其包括一电源接点72连接至一N型淡掺杂区域3，以及一N型浓掺杂区域8，一电源52连接至该N型浓掺杂区域8，以及一N型浓掺杂区域21，一接地接点71连接至一P型淡掺杂区域5，以及一P型浓掺杂区域22，以及一接地53连接至该P型浓掺杂区域22，以及一P型浓掺杂区域4。此外，该N型淡掺杂区域3可以包括一N型浓掺杂区域2，其系用以减少电阻以及改善电气特性。基于相同的理由，该P型淡掺杂区域5可以包括一P型浓掺杂区域6。为了实施该电路配置，需要三层金属层54，55，56。在另一实施例中，一些连接可以使用金属线，以及一些可以使用多晶硅线，或是纯质材料，例如，P型浓掺杂扩散线，或是N型浓掺杂扩散线。该静电放电保护电路的操作和功能将会在稍后的图9和图10中描述。
[0042]依据本发明的一实施例，图8描述用于保护接地端点的一静电放电保护电路的该接线连接关系83。在此描述该具有三层金属层的静电放电保护电路的剖面图84。在此图中，使用与先前图式中相同的标号。在此，描述置于一接地端点之下的一静电放电保护电路。为了将该静电放电保护电路置于端点之下以节省电路布局面积，至少要有三层金属层(包括用作端点的一金属层)。然而，使用两金属层已足以形成该静电放电保护电路，假如该静电放电保护电路不需要置于该接地端点之下。在一实施例中，用于接地端点的静电放电保护电路的一电路配置83，其包括一接地接点82连接至一P型淡掺杂区域5，以及一P型浓掺杂区域4，一电源52连接至该N型浓掺杂区域8，以及一N型浓掺杂区域21，一电源接点81连接至一N型淡掺杂区域3，以及该N型浓掺杂区域21，以及一接地53连接至该P型浓掺杂区域4，以及一P型浓掺杂区域22。此外，该N型淡掺杂区域3可以包括一N型浓掺杂区域2，其用以减少电阻以及改善电气特性。基于相同的理由，该P型淡掺杂区域5可以包括一P型浓掺杂区域6。为了实施该电路配置，需要三层金属层54，55，56。在另一实施例中，一些连接可以使用金属线，以及一些可以使用多晶硅线，或是纯质材料，例如，P型浓掺杂扩散线，或是N型浓掺杂扩散线。该静电放电保护电路的操作和功能将会在稍后的图9和图10中描述。
[0043]依据本发明的一实施例，图9描述一用于保护电源和接地端点的静电放电保护电路911。请参照图5和图7其分别描述用于该输入/输出端点和该电源端点的静电放电保护电路的电连接关系。这两个图式的主要差别在于，图7中没有输入/输出端点，以及原本连接至图5中输入/输出端点的该N型淡掺杂区域3，现在连接至该N型浓掺杂区域8，其连接至电源52。此外，原本连接至该输入/输出端点的该P型淡掺杂区域5，现在连接至该P型浓掺杂区域22，其连接至接地53。因此，可以减少图6中静电放电保护电路许多的电路元件。图6中的双极性接面晶体管62，63的集极和射极变短。图6中的双极性接面晶体管61变成图9中的双极性接面晶体管94，以及图6中的双极性接面晶体管64变成图9中的双极性接面晶体管93。此外，图6中的电阻69变成图9中的电阻910，以及图6中的电阻610变成图9中的电阻99。
[0044]请参照图5和图8其分别描述用于该输入/输出端点和该接地端点的静电放电保护电路的电连接关系。这两个图式的主要差别在于，图8中没有输入/输出端点，以及原本连接至图5中输入/输出端点的该P型淡掺杂区域5，现在连接至该P型浓掺杂区域4，其连接至接地53。此外，原本连接至图5中该输入/输出端点的该N型淡掺杂区域3，现在连接至该N型浓掺杂区域21，其连接至电源52。相似地，两个双极性接面晶体管连接在一起，以及用于保护该接地端点的该静电放电保护电路包括一双极性接面晶体管92，一双极性接面晶体管91，以及两电阻97，98。
[0045]参照图9，如果有一正电暂态发生在电源端点95，该双极性接面晶体管94，其为一PNP双极性接面晶体管，将会立即导通，其集极将会连接至接地。因此，在电源端点95上过量的电流，将会通过双极性接面晶体管93的击穿接面而流至接地。同样地，如果有一负电暂态发生在接地端点96，该双极性接面晶体管92，其为一NPN双极性接面晶体管，将会立即导通。因此，在接地端点96上过量的电流，将会通过双极性接面晶体管91的击穿接面以及提供一电流路径至该电源。相同的保护机制可以应用在其他静电放电耐压情况。例如，该静电放电保护可以保护在该电源端点95上的一负电暂态，以及在该接地端点96上的一正电暂态。
[0046]依据本发明的一实施例，图10描述用于保护电源和接地端点的另一静电放电保护电路1005。在该实施例中，一静电放电保护电路其包括一双极性接面晶体管1003以及一双极性接面晶体管1004，其中每一个双极性接面晶体管的基极连接到其集极。在一电源端点1001上的一正电暂态可以流经该双极性接面晶体管1004的击穿接面，以及在一接地端点1002上的一负电暂态可以流经该双极性接面晶体管1003的击穿接面。相同的保护机制可以应用于其他静电放电耐压情况。例如，该静电放电保护可以保护在该电源端点1001上的一负电暂态，以及在该接地端点1002上的一正电暂态。该静电放电保护电路1005只描述不同于图9中电路911的一种变化。各种变化是可能的。例如，有一电阻连接在双极性接面晶体管1003的集极端和接地端点1002之间，使得其基极有较多的时间可以导通。然而，可以采用不同的掺杂浓度而不用改变掺杂物的型态。
[0047]图11描述，当一正静电放电压力施加在一输入/输出端点和一接地端点之间是，图6中所示的静电放电保护电路的操作。在此图中，使用与先前图式中相同的标号。在接地(VSS)模式之下，具有一正静电放电压力1103，一静电放电测试配置1104，其包括一待测静电放电保护电路，如图6中所提及的电路612，一接地端点1101，以及一电阻1102，其中该正静电放电压力1103连接至该端点65，以及该接地端点1101。一图式1105描述，依序在时间t1，t2，t3，以及t4时，该正静电放电压力1103。
[0048]在时间t1，一正静电放电压力1103发生在端点65上，以及通过该双极性接面晶体管63的PN接面以及该电阻610。同时，一部分的静电放电电流经由双极性接面晶体管63的通道流至接地端点1101，以及在时间t1之后该正静电放电压力的电压下降一点点。在时间t2，由于一部分的电流自该接地端点1101经由该双极性接面晶体管61流至该电阻68，使得该正静电放电压力1103的电压上升。在时间t3，大部分的注入电子流经该双极性接面晶体管62，以及回到该端点65。在时间t1-t4之间，该过量的静电放电电荷持续经由该双极性接面晶体管63释放至该接地端点1101。
[0049]图12描述，当一负静电放电压力1203施加在一输入/输出端点和一接地端点之间，图6中所示的静电放电保护电路的操作。在此图中，使用与先前图式中相同的标号。在接地(VSS)模式之下，具有一负静电放电压力1203，一静电放电测试配置1204，其包括一待测静电放电保护电路，如图6中所提及的电路612，一接地端点1201，以及一电阻1202，其中该负静电放电压力1203连接至该端点65，以及该接地端点1201。一图式1205描述，依序在时间t1，t2，t3，以及t4时，该负静电放电压力1203。来自该端点65的负静电放电压力1203的主要静电放电电流路径，是经由该双极性接面晶体管62的该NP接面至该接地端点1201。在时间t2，和时间t3，该双极性接面晶体管61，62，63，64可以提供其他的静电放电电流释放路径。在时间t1-t4之间，该过量的静电放电电荷持续经由该双极性接面晶体管62释放至该接地端点1201。
[0050]图13描述，当一正静电放电压力1303施加在一输入/输出端点和一电源端点之间，图6中所示的静电放电保护电路的操作。在此图中，使用与先前图式中相同的标号。在电源(VDD)模式之下，具有一正静电放电压力1303，一静电放电测试配置1304，其包括一如图6中所提及的静电放电保护电路612，一电源端点1301，以及一电阻1302，其中该正静电放电压力1303连接至该端点65，以及该电源端点1301。一如图式1305描述，依序在时间t1，t2，t3，以及t4时，该正静电放电压力1303。来自该端点65的正静电放电压力1303的主要静电放电电流路径，经由该双极性接面晶体管63的该PN接面至该电源端点1301。在时间t2，和时间t3，该双极性接面晶体管61，62，63，64可以提供其他的静电放电电流释放路径。在时间t1-t4之间，该过量的静电放电电荷持续经由该双极性接面晶体管63释放至该电源端点1301。
[0051]图14描述，当一负静电放电压力1403施加在一输入/输出端点和一电源端点之间时，图6中所示的静电放电保护电路的操作。在此图中，使用与先前图式中相同的标号。在电源(VDD)模式之下，具有一负静电放电压力1403，一静电放电测试配置1404，其包括一如图6中所提及的静电放电保护电路612，一电源端点1401，以及一电阻1402，其中该负静电放电压力1403连接至该端点65，以及该电源端点1401。一如图式1405描述，依序在时间t1，t2，t3，以及t4时，该负静电放电压力1403。来自该端点65的负静电放电压力1403的主要静电放电电流路径，经由该双极性接面晶体管62的通道至该电源端点1401。在时间t2，和时间t3，该双极性接面晶体管61，62，63，64可以提供其他的静电放电电流释放路径。在时间t1-t4之间，该过量的静电放电电荷持续经由该双极性接面晶体管62释放至该电源端点1401。
[0052]请参照图11-14。用以保护输入输出端点的该静电放电保护电路，利用双极性接面晶体管或其接面以引导静电放电压力电流，在最开始的时候被释放至电源。该静电放电保护电路提供许多静电放电电流路径，其包括寄生双极性接面晶体管以及二极管，使得该静电放电压力电流可以寻找其他适当的电流路径以通过，以及释放该主要保护的双极性接面晶体管或二极管的压力。因此，该静电放电保护电路的电路布局图案并不需要很大的面积而可以传导大量的静电放电压力电流。
[0053]图15描述，依据本发明的一实施例，一静电放电保护电路以及电路布局图案。在此图中，使用与先前图式中相同的标号。在此，用于保护输入/输出端点的一电路布局图案1508，其包括图4中所提及的一电路布局图案41，被一N型井区域1506所包围，以及连接至该P型浓掺杂区域22的一N型浓掺杂区域1507；以及一P型浓掺杂区域1505连接至该N型浓掺杂区域21。
[0054]依据另一个实施例，一电路配置1509对应至图15中所描述的该电路布局图案1508。该电路配置1509相似于图6中所提及的电路，但是更进一步地包括了双极性接面晶体管1502，1501，以及电阻1503，1504，为了增加更多的静电放电压力电流的电流释放路径。电路1509的操作和功能，可以被本领域技术人员所了解，当读取前述的说明和披露。
[0055]可以了解的是，这些实施例并不是用来限制本发明，而仅仅只是本发明的范例说明。实际上，不同的修改，对于本领域技术人员而言是明显的，而不会偏离所附权利要求书的范围。例如，可以增加多于6个的寄生双极性接面晶体管，类似图15的设计，以增加电流路径。此外，可以在N型或P型区域采用不同的掺杂浓度。
Claims (10)
1.一种静电放电保护装置，其包括：
一P型衬底；
一第一装置区域，形成于所述P型衬底，所述第一装置区域包括：
一第一N型掺杂区域；
一第一N型井区域，自所述第一N型掺杂区域分离；
一第二N型掺杂区域，配置于所述第一N型井区域；
一第一P型掺杂区域，配置于所述第一N型井区域之外，并且相邻于所述第一N型掺杂区域和所述第二N型掺杂区域之间；
一第二装置区域，形成于所述P型衬底，并且自所述第一装置区域分离，所述第二装置区域还包括：
一第二N型井区域；
一第二P型掺杂区域，形成于所述第二N型井区域；
一第三N型掺杂区域，形成于所述第二N型井区域，并且自所述第二P型掺杂区域分离；
一第三P型掺杂区域，配置于所述第二N型井区域之外，其中所述第三N型掺杂区域相邻于所述第二P型掺杂区域和所述第三P型掺杂区域之间；以及
一导电连接线连接所述第一装置区域和所述第二装置区域，用以释放静电电荷。
2.如权利要求1所述的静电放电保护装置，其中所述第一N型掺杂区域包括多个N型淡掺杂区域，所述N型淡掺杂区域包围N型浓掺杂区域。
3.如权利要求1所述的静电放电保护装置，其中所述第一N型掺杂区域还包括形成于所述第一N型掺杂区域的一N型浓掺杂区域。
4.如权利要求1所述的静电放电保护装置，其中所述第二P型掺杂区域包括多个P型淡掺杂区域，所述P型淡掺杂区域包围P型浓掺杂区域。
5.如权利要求1所述的静电放电保护装置，其中所述第二P型掺杂区域还包括形成于所述第二P型掺杂区域的一P型浓掺杂区域。
6.如权利要求1所述的静电放电保护装置，其中所述导电连接线还包括：
一第一导线，将所述第一P型掺杂区域和所述第三P型掺杂区域连接至一接地电位；
一第二导线，将所述第二N型掺杂区域和所述第三N型掺杂区域连接至一电源；以及
一第三导线，将所述第一N型掺杂区域和所述第二P型掺杂区域连接至一输入/输出焊垫。
7.如权利要求1所述的静电放电保护装置，其中所述导电连接线还包括：
一第一导线，将所述第一P型掺杂区域和所述第三P型掺杂区域连接至一接地焊垫；
一第二导线，将所述第二N型掺杂区域和所述第三N型掺杂区域连接至一电源焊垫；
一第三导线，连接所述第一N型掺杂区域和所述第三N型掺杂区域；以及
一第四导线，连接所述第二P型掺杂区域和所述第三P型掺杂区域。
8.如权利要求1所述的静电放电保护装置，其中所述导电连接线还包括：
一第一导线，将所述第一P型掺杂区域和所述第三P型掺杂区域连接至一接地焊垫；
一第二导线，将所述第二N型掺杂区域和所述第三N型掺杂区域连接至一电源焊垫；
一第三导线，连接所述第一P型掺杂区域和所述第二P型掺杂区域；以及
一第四导线，连接所述第一N型掺杂区域和所述第二N型掺杂区域。
9.如权利要求1所述的静电放电保护装置，其中所述第一装置区域还包括一配置于所述第一N型井区域之外的第四P型掺杂区域，所述第二N型掺杂区域配置于所述第一P型掺杂区域和所述第四P型掺杂区域之间，且所述第二装置区域还包括一第四N型掺杂区域，所述第三P型掺杂区域配置于所述第三N型掺杂区域和所述第四N型掺杂区域之间。
10.如权利要求9所述的静电放电保护装置，其中第四N型掺杂区域形成于一第三N型井区域，所述第三N型井区域自所述第三P型掺杂区域分离。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/533,569 US7605431B2 (en) | 2006-09-20 | 2006-09-20 | Electrostatic discharge protection apparatus for semiconductor devices |
| US11/533,569 | 2006-09-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101150126A CN101150126A (zh) | 2008-03-26 |
| CN101150126B true CN101150126B (zh) | 2010-10-13 |
Family
ID=39227105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007101063614A Active CN101150126B (zh) | 2006-09-20 | 2007-05-28 | 静电放电保护装置及其电路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7605431B2 (zh) |
| CN (1) | CN101150126B (zh) |
| TW (1) | TWI344201B (zh) |
Families Citing this family (89)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101587889B (zh) * | 2008-05-21 | 2010-08-18 | 旺宏电子股份有限公司 | 静电放电保护电路的晶体管布局 |
| TWI447895B (zh) * | 2009-04-09 | 2014-08-01 | Raydium Semiconductor Corp | 半導體電路 |
| US8222698B2 (en) * | 2009-06-29 | 2012-07-17 | Analog Devices, Inc. | Bond pad with integrated transient over-voltage protection |
| US8044457B2 (en) * | 2009-06-29 | 2011-10-25 | Analog Devices, Inc. | Transient over-voltage clamp |
| US9520486B2 (en) | 2009-11-04 | 2016-12-13 | Analog Devices, Inc. | Electrostatic protection device |
| US20110156211A1 (en) * | 2009-12-30 | 2011-06-30 | Tung-Yang Chen | Semiconductor structure for realizing esd protection circuit |
| TWI474481B (zh) * | 2010-01-13 | 2015-02-21 | Macronix Int Co Ltd | 高增益常數β雙極性接面電晶體及其製造方法 |
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| US10916317B2 (en) | 2010-08-20 | 2021-02-09 | Attopsemi Technology Co., Ltd | Programmable resistance memory on thin film transistor technology |
| US8488359B2 (en) | 2010-08-20 | 2013-07-16 | Shine C. Chung | Circuit and system of using junction diode as program selector for one-time programmable devices |
| US9025357B2 (en) | 2010-08-20 | 2015-05-05 | Shine C. Chung | Programmable resistive memory unit with data and reference cells |
| US8644049B2 (en) | 2010-08-20 | 2014-02-04 | Shine C. Chung | Circuit and system of using polysilicon diode as program selector for one-time programmable devices |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |