CN1402358A - 高基底触发效应的静电放电保护元件结构及其应用电路 - Google Patents

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Abstract

本发明提供一种高基底触发效应的静电放电(ESD)保护元件结构及其应用电路；该ESD保护元件结构形成于一P型井上，其包含有至少一NMOS，至少一用来电连接一P型井偏压电路的第一P+扩散区域，至少一虚置栅极，设于该NMOS以及该第一P+扩散区域之间，至少一用来电连接VSS电源接脚的第二P+扩散区域，以及至少一用以隔离该NMOS与该第二P+扩散区域的浅沟隔离(STI)；其中该NMOS的漏极、该P型井以及该NMOS的源极形成一寄生横向n－p－n双载子晶体管，且该NMOS的漏极与源极则分别电连接于一输入/输出缓冲垫以及该VSS电源接脚；当一ESD电压脉冲被施加于该输入/输出缓冲垫时，该P型井偏压电路会诱发一基底触发电流以触发该寄生横向双载子晶体管，进而快速排放该ESD电压脉冲的电流。

Description

高基底触发效应的静电放电保护元件结构及其应用电路
技术领域
本发明提供一种ESD保护元件结构及其应用电路，尤指一种具有高基底触发效应(substrate-triggered effect)的静电放电(electrostaticdischarge，ESD)保护元件结构及其应用电路。
背景技术
随着半导体集成电路装置的尺寸持续缩小，在深次微米的互补式金属氧化物半导体(CMOS)的技术中，较浅的接面深度(junction depth)、更薄的栅极氧化层(gate oxide)的厚度，加入轻掺杂的漏极(LDD)、浅沟隔离(STI)以及自行对准金属硅化物(self-aligned silicide)等制程已成为标准制程。但是上述的制程却使得集成电路产品更容易遭受静电放电(electrostatic discharge，ESD)的损害，因此晶片中必需加入ESD防护电路设计来保护集成电路免受ESD的损害。而一般市场上的集成电路产品，在人体放电模式(Human-Body Model，HBM)中，至少要有高于2000伏特以上耐压能力，为了承受如此大的ESD电压，ESD保护电路必需被设计成具有足够大的元件尺寸，因而增加所占用硅晶片的面积。
就一个典型的例子而言，在输入输出电路(I/O circuits)的ESD防护电路设计中，NMOS的通道宽度经常大于300μm。对于如此大尺寸的元件设计，NMOS在布局上经常被绘制成具有并联的多指状结构(finger)。然而，当ESD的电压产生时，ESD防护电路中的多指状布局无法同时被导通以释放ESD电流，只有部份手指布局会被导通，因此这些手指布局就会被ESD脉冲所烧坏。因此，虽然ESD防护电路中的NMOS已经占用非常大的尺寸，但是所能承受的ESD电压却非常低。
为了改善这些多指状布局结构被不均匀导通的情形，栅极驱动(gate_driven)的设计已经被采用，以用来增加保护电路中大尺寸NMOS的ESD抗压能力。然而在ESD防护电路中的栅极驱动(gate-driven)NMOS，于栅极驱动电压增加至特定值以上时，却产生ESD耐受度急遽减少的现象。因为栅极驱动设计将ESD电流引导至NMOS的通道表面，NMOS反而更容易因ESD电流而被烧坏。
请参考图1，图1为传统栅极驱动技术中的ESD保护设计的电路图。由于所有栅极驱动技术中的ESD保护设计都是使用相同的基本概念所设计出来的，故现以图1所揭露的一种利用栅极驱动技术的ESD保护设计来作说明。ESD保护电路设计10包含有一个ESD保护电路的NMOS12，而NMOS12包含有一源极13、一漏极14及一栅极16。漏极14与一缓冲垫18相连接，栅极16则由一栅极偏压电路(gate-biased circuit)20施予电压。在传统设计中，栅极偏电路20大多会配置一对电容器及电阻，该电容器用以连接缓冲垫与栅极，而该电阻则用以连接栅极与VSS电源接脚。此外，ESD保护电路设计10通过一导线23来电连接一内电路22和一缓冲垫18。
当一正极性的ESD电压由输入/输出缓冲垫18导入时，急速上升的ESD电压会与ESD保护电路NMOS12的栅极16产生耦合，使NMOS12被打开以将ESD电流经由缓冲垫18排放至VSS电源接脚，这就是所谓的栅极耦合设计或是栅极驱动设计的ESD防护电路。虽然被偏压的栅极可以改善ESD保护电路中的多指状布局结构不同时导通的缺点，但是过高的栅极偏压也会造成ESID电流集中流经NMOS通道表面的反转层(inversion layer)，因而把NMOS通道烧毁。
请参阅图2，图2为ESD电流流过ESD保护电路中栅极驱动NMOS的路径的示意图。如图2所示，ESD保护电路中的NMOS30包含一个P型基底31，一个P型井32位于P型基底31中，以及一个NMOS34设于P型井32中。NMOS34包含有一源极35、一漏极36、一掺杂多晶硅栅极37以及二轻掺杂漏极(LDD)38分别设于源极35与漏极36的旁边。源极35被电连接至VSS电源接脚，漏极36被电连接至至缓冲垫(I/O buffering pad)40，而栅极37则被电连接至一栅极偏压电路42。ESD损害通常发生在漏极36旁边的轻掺杂漏极38尖端附近的表面通道。
当一正极性的ESD电压由输入/输出缓冲垫40导入时，栅极偏压电路42产生一偏压(VG)施加于NMOS34中的栅极37，并使NMOS34的表面通道被导通。由于表面通道的反转层接面深度极浅，体积亦较小，不但容易因过热而烧毁，也容易使NMOS34被静电放电所损害，而ESD损害通常发生在漏极36旁边的轻掺杂漏极38角落(cornor)附近的表面通道。因此当较大的ESD电流，典型的例子为1.33Amp(for a 2kV HBM ESD)流经NMOS34中很浅的表面通道时，常会烧毁NMOS34，就算是NMOS34具有大的元件尺寸亦无法避免这样的情形发生。
请参阅图3，图3为栅极驱动电压与NMOS的人体静电放电值(HBM)于CMOS 0.35μm的金属自行对准硅化物制程的实验关系图。如图3所示，ESD保护电路12中NMOS的人体静电放电值(HBM)会随着栅极驱动电压的增加而开始增加。但是NMOS的人体静电放电值(HBM)在栅极驱动电压增加至某一临界值时便会急遽减少。其中，ESD保护电路NMOS12于图3中所得的实验数据是取自于一固定通道长度为0.8μm。当NMOS的通道宽度W＝600μm时，NMOS的人体静电放电值将会在栅极驱动电压约为8.5V时而锐减。因此，栅极驱动设计应用于深次微米技术的ESD保护电路时，无法持续地有效增加ESD强度(ESD robustness)。
请参阅图4，图4为目前于集成电路上使用的ESD保护电路图的另一个习知技术。其设计的基本概念是采基底触发(substrate-triggered)技术。如图4所示，ESD保护电路50包含有一NMOS52、一内部电路62、一缓冲垫58、一基底偏压电路60以及一电连接内部电路62以及缓冲垫58的导线63。NMOS52包含有一源极53，一电连接至缓冲垫58的漏极54、一栅极55以及一接受基底驱动电路60所施予的电压的基底56。
当一正极性的ESD电压由输入/输出缓冲垫58被导入时，ESD保护电路50中NMOS52的基底会被基底偏压电路60所施予的一电压所偏压(biased)。因为此基底偏压的产生，位于NMOS52中的一寄生横向双载子晶体管(BJT)64会被触发而排放ESD电流。在上述的基底触发技术中，流经NMOS52的ESD电流将不会流经表面通道，故相较于栅极驱动技术，NMOS52可以承受较大的ESD电压。
请参阅图5，图5为基底偏压与NMOS的人体静电放电值于0.35μm金属自行对准硅化物制程的实验关系图。如图5所示，被基底触发的NMOS52的人体静电放电值会一直随着基底偏压的增加而增加。这样的结果与栅极驱动设计有很明显的不同。因为基底触发效应将会触发NMOS52中的寄生横向双载子晶体管64，故能将电流导向NMOS52的基底，而非流经表面通道与漏极中的轻掺杂漏极的角落。因为NMOS52基底具有相对而言非常大的体积来发散ESD电流所产生的热能，因此基底触发NMOS52即使是被设计在相同面积的硅晶片时，也可以承受较高的ESD电压。是以应用于晶片上的基底触发ESD保护技术在CMOS的深次微米制程中相形的下显得更为重要与更为有效。
请参阅图6，图6为基底触发设计的NMOS的剖面示意图。NMOS70包含有一P型基底71，一P型井72设于P型基底中71中，以及二NMOS73设于P型井72中。其中NMOS73包含有一源极75、一漏极76、一掺杂多晶栅极74、两轻掺杂漏极79分别位于源极75及漏极76旁边、两用以隔绝NMOS73与其他电子元件设计的浅沟隔离(STI)77、78、一P+扩散区域81位于浅沟隔离77旁边，用以作为与电源接脚VSS的电路连接，以及另一P+扩散区域80位于浅沟隔离78旁边，用以作为与一基底触发电路82的电路连接。其中，形成于NMOS73下方的寄生横向双载子晶体管84可被一由P+扩散区域80所传导至的触发电流(Itrig)所触发。
由于在典型的0.18μm制程中，浅沟隔离77、78的深度大多介于0.4～0.5μm(由硅晶片表面算起)之间，而源极75、漏极76、扩散层接面深度则仅有0.15μm。因此，虽然增加浅沟隔离77、78的深度对于两相邻扩散区域可提供较佳的隔绝效果，然而加深浅沟隔离78的深度，却也会降低NMOS73基底触发的效果。这是因为当浅沟隔离78的深度增加，由P+扩散区域80所传导过来的触发电流将会难以顺偏位于基底中的寄生横向双载子晶体管84的基极(base)，进而导致位于NMOS73中的寄生横向双载子晶体管84被触发的速度变慢，而大幅地降低了NMOS73对于内电路(未显示)的ESD保护效果。
因此，如何发展出一种避免上述所提及的电流集中流经表面通道，以及避免因浅沟隔离减慢寄生横向双载子晶体管的触发时间的ESD保护电路便已成为本发明的重要目标。
发明内容
因此本发明的主要目的是提供一种具有高基底触发效应(substrate-triggered effect)的ESD保护元件结构及其应用电路，以提升ESD保护电路的驱动速度并同时解决习知散热问题。
在本发明的最佳实施例中，该ESD保护元件形成于一P型井上，其包含有一第一NMOS与一第二NMOS，三个P+扩散区域设于该P型井中，且第一与第三P+区域用来连接VSS电源接脚(VSS power terminal)，而第二P+掺杂区设于该第一与该第二NMOS中间，用来连接一P型井偏压电路(P-wellbiased circuit)以诱发(induce)一基底触发电流(substrate-triggercurrent，Itrig)，一第一虚置栅极(dummy gate)设于该第一NMOS与该第二P+扩散区域之间，一第二虚置栅极设于该第二P+扩散区域与该第二NMOS之间，一第一浅沟隔离(STI)用以隔离该第一NMOS与该第一P+区域，以及至少一第二浅沟隔离用以隔离该第二NMOS与该第三P+区域。其中，各该NMOS的漏极与源极会与该P型井分别形成一寄生横向双载子晶体管(parasiticlateral n-p-n BJT)，并使该基底触发电流(Itrig)得以流经各该虚置栅极下方的P型井以开启相邻接的各该寄生横向双载子晶体管，进而使该ESD保护元件结构得以快速地将静电电流放电至VSS电源接脚。
由于本发明利用虚置栅极来阻断位于金属氧化物半导体的漏极扩散区及连接基底驱动电路扩散区的浅沟隔离，并以基底驱动电路所产生的基底驱动电流Itrig来加速释放ESD电流，进而解决ESD电流流向表面通道所产生散热不易的问题。因此，本发明不但能有效地增加ESD强度，进而增加MOS对ESD防护的效果，而且这样的MOS结构更可完全相容于一般的CMOS制程。
附图说明
图1为习知栅极驱动技术的ESD保护设计电路图；
图2为习知ESD电流流过ESD保护电路中栅极驱动NMOS的路径的示意图；
图3为习知栅极驱动NMOS元件的栅极驱动电压与人体静电放电值的关系示意图；
图4为习知基底触发技术的ESD保护设计电路图；
图5为习知基底触发NMOS元件的基底触发电压与人体静电放电值的关系示意图；
图6为习知基底触发ESD保护电路中的NMOS的剖面图；
图7为本发明的具有高基底触发效应的N型ESD保护元件结构的剖面图；
图8为本发明的NMOS元件的布局示意图；
图9为本发明的具有高基底触发效应的P型ESD保护元件结构的剖面图；
图10为本发明输入级静电放电防护电路的示意图；
图11为本发明输出级静电放电防护电路的示意图；
图12为本发明的电源线ESD箝制电路的示意图；
图13为本发明为本发明的电源线ESD箝制电路的示意图；
图14为本发明输入级静电放电防护电路的示意图；
图15则为本发明一输出级静电防护电路的示意图；
图16为本发明的电源线ESD箝制电路的示意图；
图17为本发明的电源线ESD箝制电路示意图。
图示详细说明
10、50、400  ESD保护电路设计
12、30、34、52、70、73、90、93、204、212、304、312、412、404、512、612、712  NMOS
13、35、53、75、95、115  源极
14、36、54、76、96、116、235  漏极
16、55、206、226、306、406  栅极
18、40、58、210、510、610  缓冲垫
64、84、104、214、414、514、534、614、634、714、834  寄生横向双载子晶体管(BJT)
110、113、232、332、224、420、426、454、532、632、832  PMOS
37、74、94、114  掺杂多晶硅栅极
38、79、97、117  轻掺杂漏极(LDD)
60、82、102、122  基底触发电路
81、80、99、100  P+扩散区域
20、42  栅极偏压电路
22  内电路
23、63  导线
31、71、91、111  P型基底
56、65、105  基底
32、72、92、112  P型井
77、78  浅沟隔离
202、222、302  电容器
119、120  N+扩散区域
208、228、308、418  电阻
98、118  虚置栅极(G2)
200、500  输入级ESD防护电路
300、600  输出级ESD防护电路
400、700、800  ESD箝制电路
466  二极管
516、536、616、636、716、816  基纳二极管
具体实施方式
请参阅图7，图7为本发明的具有高基底触发效应(substrate-triggered effect)的ESD保护元件90结构(ESD protection devicestructure)的剖面图。如图7所示，ESD保护元件90结构形成于一P基底91的P型井92上，ESD保护元件90结构包含有二NMOS元件93位于P型井92中，二电连接于VSS电源接脚的P+扩散区域99、一电连接于一基底触发电路102的P+扩散区域100、二虚置栅极98设于各NMOS93以及P+扩散区域100之间，以及二浅沟隔离设于各NMOS93以及各P+扩散区域99之间。其中，各NMOS93均另包含有一电连接于VSS电源接脚的源极95，一电连接于一输入/输出(I/O)缓冲垫(未显示)的漏极96、一掺杂多晶硅栅极94以及两轻掺杂漏极97。
由于各NMOS93的漏极96与源极95以及P型井92构成一寄生横向双载子(parasitic lateral n-p-n BJT)104，并可被基底触发电路102予以快速触发，以提升ESD保护元件90结构的基底触发效应(substrate-triggered effect)。因此当寄生横向双载子晶体管104被基底触发电路102所触发时，亦即寄生横向双载子晶体管104会被位于扩散区域100所传导过来的电流触发时，便可以快速地将由该输入/输出(I/O)缓冲垫所导入ESD保护元件90结构中的静电电流经由VSS电源接脚加以释放。值得注意的是，在上述本发明的ESD保护元件90结构中的各NMOS93为一标准的NMOS结构，然结合有虚置栅极98的NMOS93亦可直接视为一种具有高基底触发效应的N通道金属氧化物半导体(NMOS)元件结构。
因为在ESD保护元件90结构中的各NMOS93以及P+扩散区域100间，未设有浅沟隔离区域，故使得由基底触发电路102所产生的基底触发电流可以更快被传导至寄生横向双载子晶体管104的基极105。因此，于本发明所提出的这种NMOS元件93中的寄生横向双载子晶体管104便可以较快被触发而迅速将ESD电流排放。使用NMOS元件93的结构，会使ESD保护电路中的NMOS93的开启速度，在CMOS的深次微米制程中，不致因浅沟隔离而变慢。此外，基底触发效应可触发NMOS元件93中的寄生横向双载子晶体管104，并使电流流经NMOS93的基底，而非流经NMOS93的表面通道。也正因NMOS93的基底具有较大的体积，所以比较容易将ESD电流所产生的热量发散。故而本发明中所提及的NMOS93与栅极驱动ESD保护电路设计10中的NMOS相较时，在占用相同的硅晶片面积时，可以承受更大的ESD。而与传统设有浅沟隔离区域的基底触发NMOS73相较，本发明的NMOS93中的寄生横向双载子晶体管在释放ESD电流时，开启动速度亦较快。
只要通过改变光罩图形，不需更动其他制程便可制造完成本发明的结合有虚置栅极98以及NMOS93的具有高基底触发效应的NMOS元件结构。请参阅图8，图8为本发明的NMOS元件93的布局示意图，而沿着虚线7-7′的剖面图则为图7。如图8所示，虚置栅极G298为一掺杂多晶硅材质，但是虚置栅极98左半边接近N+扩散区域96与右半边接近P+扩散区域100的掺杂杂质并不相同。
虚置栅极98的设计只是为了取代P+扩散区域100与漏极96之间的浅沟隔离(shallow trench isolation，STI)的形成，在NMOS元件93中并无任何功能。因此，虚置栅极98的掺杂浓度与掺杂形式对NMOS元件93并不会造成任何影响，为了完全与现有的CMOS深次微米制程相容，虚置栅极98被设计如图7及图8所示。虚置栅极98的通道长度不一定相等于各NMOS93的通道长度。
因为NMOS93中的漏极96以及源极95为N+扩散区域，为了制程上的方便以及增加定位容忍度，虚置栅极98靠近漏极96部分的栅极区域可以被植入相同的N+离子，而其他接近P+扩散区域100的栅极区域则可以植入与PMOS中的漏极以及源极相同的P+离子。因此，构成虚置栅极98的多晶硅材料之上，将会有N+掺质以及P+掺质。此元件结构的布局如图8所示。因此通过适当的布局设计，此基底触发的NMOS元件93可以被广泛应用在一般的CMOS制程的集成电路产品中。
本发明的概念亦可以应用在CMOS深次微米的浅沟隔离制程中，用来增快ESD保护电路中PMOS元件的开启速度。请参阅图9，图9为本发明的具有高基底触发效应(substrate-triggered effect)的ESD保护元件110结构(ESD protection device structure)的剖面图。如图9所示，ESD保护元件110结构形成于一P基底111的N型井112上，ESD保护元件110结构包含有二PMOS元件113位于N型井112中，二电连接于VDD电源接脚的N+扩散区域119、一电连接于一基底偏压电路122的N+扩散区域120、二虚置栅极118设于各PMOS113以及N+扩散区域120之间，以及二浅沟隔离设于各PMOS113以及各N+扩散区域119之间。其中，各PMOS113均另包含有一电连接于VDD电源接脚(VDD power terminal)的源极115，一电连接于一输入/输出(I/O)缓冲垫(未显示)的漏极116、一掺杂多晶硅栅极114以及两轻掺杂漏极117。
由于各PMOS113的漏极116与源极115以及N型井112构成一寄生横向双载子晶体管(parasitic lateral p-n-p BJT)124，并可被基底偏压电路122予以快速触发，以提升ESD保护元件110结构的基底触发效应(substrate-triggered effect)。因此当寄生横向双载子晶体管124被基底偏压电路122所触发时，亦即寄生横向双载子晶体管124会被位于扩散区域120所传导过来的电流触发时，便可以快速地将由该输入/输出(I/O)缓冲垫所导入ESD保护元件110结构中的静电电流经由VDD电源接脚加以释放。
同样的，相较于传统的基底触发ESD保护元件，本发明的ESD保护元件110中的寄生横向双载子晶体管124在释放ESD电流时，具有较快的开启动速度，而且ESD电流流经PMOS113的基底，而非流经PMOS113的表面通道，故较容易发散ESD电流所产生的热量。
请参阅图10，图10为本发明输入级静电放电防护电路(electrostaticdischarge protection circuit)200的示意图。如图10所示，输入级ESD防护电路200可由本发明中PMOS元件及NMOS元件的基底触发技术来说明。当一正极性的ESD电压脉冲被施加于输入缓冲垫210，且VSS接地而VDD浮接(floating)时，突然增加的ESD脉冲会经由一电容器202对一NMOS204的栅极206产生一耦合电压(coupled voltage)，且耦合电压则会因为电阻208的存在而能在NMOS204的栅极206上维持较久的时间。
当耦合电压大于NMOS的起始电压(Vth)时，晶体管204会被开启，并导通部份的正ESD电压脉冲的电流经由P+扩散区域100(见图7)导入一作为ESD保护的NMOS212的P型井(或是P型基底)中。当一触发电流被晶体管204产生时，作为ESD保护的NMOS212会较快被导通，以使ESD电流由缓冲垫210被快速释放至VSS电源接脚，而不流至一内部电路(internal circuit)211。由于晶体管204产生的基底触发电流可以触发NMOS212中的寄生横向双载子晶体管214，以将电流导向NMOS212的基底，而非流向NMOS212的表面通道，加上NMOS212的基底有较大的体积可以发散ESD电流所产生的热能，因此NMOS212可以承受较大的ESD电压。
当一负极性的ESD电压脉冲被施加于输入缓冲垫210，且VSS接地而VDD浮接时，负的ESD电压脉冲会经由NMOS212的漏极215与P型井(P型基底)所构成的顺向偏压接面(forward biased junction)而被释放至VSS电源接脚。由于顺向偏压接面的操作电压(-0.8-1.0V)较低，因此，MOS212可以承受较大的ESD电压。
同理，当一正极性的ESD电压脉冲被施加于输入缓冲垫210，且VDD接地而VSS浮接时，正的电压脉冲会经由PMOS232的漏极235与N型井(N型基底)所构成的顺向偏压接面(forward biased junction)而被释放至VDD电源接脚。由于顺向偏压接面的操作电压(-0.8-1.0V)较低，故PMOS232可以承受较大的ESD电压。
当一负极性的ESD电压脉冲被施加于输入缓冲垫210，且VDD接地而VSS浮接时，突然增加的ESD脉冲会经由一电容器222对一PMOS224的栅极226产生一耦合电压(coupled voltage)，且该耦合电压会因为电阻228的存在而能在PMOS224的栅极226上维持较久的时间。当耦合电压小于PMOS224的起始电压(Vth)时，晶体管224会被开启，并导通部份的负ESD电压脉冲的电流经由N+扩散区域120(见图9)导入一作为ESD保护的PMOS232的N型井(或是N型基底)中。因此，当一触发电流被晶体管224产生时，作为ESD保护的PMOS232会较快被导通，以使ESD电流由缓冲垫210被快速释放至VDD电源接脚。由于晶体管224产生的基底触发电流可以触发PMOS232中的寄生横向双载子晶体管234，以将电流导向PMOS232的基底，而非流向PMOS232的表面通道，加上PMOS232的基底有较大的体积可以发散ESD电流所产生的热能，因此PMOS232可以承受较大的ESD电压。
在本发明的第二实施例中，相同的概念亦可应用于输出级ESD防护电路。图11为本发明输出级静电放电防护电路(electrostatic dischargeprotection circuit)300的示意图。如图11所示，输出级ESD防护电路300可由本发明中PMOS元件及NMOS元件的基底触发技术来说明。其中，ESD防护电路300的电路设计相类似于输入级ESD防护电路200，ESD防护电路300另包含有一前驱电路(pre-driver circuit)321设于内部电路(internalcircuit)311与ESD防护电路300之间。如图11所示，当一正极性的ESD电压脉冲被施加于输出缓冲垫310，且VSS接地而VDD浮接(floating)时，突然增加的ESD脉冲会经由一电容器302对一NMOS304的栅极306产生一耦合电压(coupled voltage)，且耦合电压会因为电阻308的存在而能在NMOS304的栅极306上维持较久的时间。
当耦合电压大于NMOS的起始电压(Vth)时，晶体管304会被开启，并导通部份的正ESD电压脉冲的电流经由P+扩散区域100(见图7)导入一作为ESD保护的NMOS312的P型井(或是P型基底)中。而当一触发电流被晶体管304产生时，作为ESD保护的NMOS312会较快被导通，以使ESD电流由缓冲垫310被快速释放至VSS电源接脚。由于晶体管304产生的基底触发电流可以触发NMOS312中的寄生横向双载子晶体管314，以将电流导向NMOS312的基底，而非流向NMOS312的表面通道，加上NMOS312的基底有较大的体积可以发散ESD电流所产生的热能，因此NMOS312可以承受较大的ESD电压。
当一负极性的ESD电压脉冲被施加于输入缓冲垫310，且VSS接地而VDD浮接时，负的ESD电压脉冲会经由NMOS312的漏极315与P型井(P型基底)所构成的顺向偏压接面(forward biased junction)而被释放至VSS电源接脚。因为顺向偏压接面的操作电压(-0.8-1.0V)较低，NMOS312可以承受较大的ESD电压。
当一正极性的ESD电压脉冲被施加于输入缓冲垫310，且VDD接地而VSS浮接时，正的电压脉冲会经由PMOS332的漏极335与N型井(N型基底)所构成的顺向偏压接面(forward biased junction)而被释放至VDD电源接脚。由于顺向偏压接面的操作电压(-0.8-1.0V)较低，PMOS332可以承受较大的ESD电压。
当一负极性的ESD电压脉冲被施加于输入缓冲垫310，且VDD接地而VSS浮接时，突然增加的ESD脉冲会经由一电容器322对一PMOS324的栅极326产生一耦合电压(coupled voltage)，且该耦合电压会因为电阻328的存在而能在PMOS324的栅极326上维持较久的时间。当耦合电压小于PMOS的起始电压(Vth)时，PMOS324会被开启，并导通部份的负ESD电压脉冲的电流经由N+扩散区域120(见图9)导入一作为ESD保护的PMOS332的N型井(或是N型基底)中。当一触发电流被PMOS324产生时，作为ESD保护的PMOS332会较快被导通，以使ESD电流由缓冲垫310被快速释放至VDD电源接脚。由于PMOS324产生的基底触发电流可以触发PMOS332中的寄生横向双载子晶体管334，以将电流导向PMOS332的基底，而非流向PMOS332的表面通道，加上PMOS332的基底有较大的体积可以发散ESD电流所产生的热能，因此PMOS332可以承受较大的ESD电压。
因为ESD脉冲可会能穿过IC产品的VDD和VSS电源接脚，所以相同的发明概念亦可应用于电源线ESD箝制电路(power-rail ESD clampcircuits)。本发明的第三实施例中针对电源线ESD箝制电路所设计的ESD防护电路设计。请参阅图12，图12为本发明的电源线ESD箝制电路(power-rail ESD clamp circuits)400的示意图。当一正的ESD电压脉冲被施加于VSS电源接脚以及VDD电源接脚之间时，此时VSS接地，突然增加的ESD脉冲会经由一电容器402对一NMOS404的栅极406产生一耦合电压(coupled voltage)，且耦合电压会因为电阻408的存在而能在NMOS404的栅极406上维持较久的时间。
当耦合电压大于NMOS404的起始电压(Vth)时，NMOS404会被开启，并导通部份的正ESD电压脉冲的电流经由P+扩散区域100(见图7)导入一作为ESD保护的NMOS412的P型井(或是P型基底)中。当一触发电流被NMOS404产生时，作为ESD保护的NMOS412会较快被导通，以使ESD电流由VDD电源接脚被快速释放至VSS电源接脚，而不流至一内部电路(internal circuit)411。由于晶体管404产生的基底触发电流可以触发NMOS412中的寄生横向双载子晶体管414，以将电流导向NMOS412的基底，而非流向NMOS412的表面通道，加上NMOS412的基底有较大的体积可以发散ESD电流所产生的热能，因此NMOS412可以承受较大的ESD电压。
当一负的ESD电压脉冲被施加于VSS电源接脚以及VDD电源接脚时，此时VSS接地，负的ESD电压脉冲会经由NMOS412的漏极415与P型井(P型基底)所构成的顺向偏压接面(forward biased junction)而被释放至VSS电源接脚。因为顺向偏压接面的操作电压(-0.8-1.0V)较低，NMOS412可以承受较大的ESD电压。
由于晶体管404的栅极406经由电阻408而与电源接脚VSS电连接以使晶体管404处于一关闭状态，所以在一般操作情形下，晶体管404为关闭状态，因此不会有触发电流流入NMOS412的基底(P型井)中，而使NMOS412保持在关闭状态。请参阅图13，图13为本发明的电源线ESD箝制电路(power-rail ESD clamp circuits)450的另一实施例示意图。如图13所示，基底触发电路由一二极管(diodes)466，一电阻468及一PMOS454所组成。
通过应用基底触发技术的概念，输入/输出级ESD防护电路亦可以将基纳二极管(zener diode)设计在内。请参阅图14与15，图14为本发明输入级静电放电防护电路500的示意图，图15则为本发明一输出级静电防护电路600的示意图。如图14所示，当一正的ESD电压脉冲被施加于输出缓冲垫510，且VSS接地而VDD浮接(floating)时，突然增加的ESD脉冲会导致一基纳二极管516的崩溃，造成部份的正ESD电压脉冲电流经由一P+扩散区域100(见图7)导入一作为ESD保护的NMOS512的P型井(或是P型基底)中，以使ESD电流由缓冲垫510被快速释放至VSS电源接脚，而不流至一内部电路(internal circuit)511。由于基纳二极管516所导通的基底触发电流可以触发NMOS512中的寄生横向双载子晶体管514，以将电流导向NMOS512的基底，而非流向NMOS512的表面通道，加上NMOS512的基底有较大的体积可以发散ESD电流所产生的热能，因此NMOS512可以承受较大的ESD电压。
当一负的ESD电压脉冲被施加于输入缓冲垫510，且VDD接地而VSS浮接时，突然增加的ESD脉冲会导致一基纳二极管536的崩溃，造成部份的负ESD电压脉冲电流经由一N+扩散区域120(见图9)导入一作为ESD保护的PMOS532的N型井(或是N型基底)中，以使ESD电流由缓冲垫510被快速释放至VDD电源接脚。由于基纳二极管536所导通的基底触发电流可以触发PMOS532中的寄生横向双载子晶体管534，以将电流导向PMOS532的基底，而非流向PMOS532的表面通道，加上PMOS532的基底有较大的体积可以发散ESD电流所产生的热能，因此PMOS532可以承受较大的ESD电压。
如图15所示，输出级静电防护电路600由二基纳二极管616、636，一NMOS612，一PMOS632，一NMOS612中的寄生横向双载子晶体管614以及一PMOS632中的寄生横向双载子晶体管634所构成。输出级静电防护电路600设于一缓冲垫610、一前驱电路(pre-driver circuit)621以及一内部电路(internal circuit)611之间。其运作原理与图14所示的输出级静电防护电路500相同。
同样的概念亦可以被应用于电源线ESD箝制电路。请参阅图16与图17，图16与图17为本发明的电源线ESD箝制电路(power-rail ESD clampcircuits)700、800的示意图。如图16所示，当一正的ESD电压脉冲被施加于VSS电源接脚以及VDD电源接脚之间时，此时VSS接地，突然增加的ESD脉冲会导致基纳二极管716的崩溃，造成部份的正ESD电压脉冲电流经由一P+扩散区域100(见图7)导入一作为ESD保护的NMOS的P型井(或是P型基底)中，以使ESD电流被快速释放至VSS电源接脚，而不流至一内部电路(internal circuit)711。由于基纳二极管716所导通的基底触发电流可以触发NMOS712中的寄生横向双载子晶体管714，以将电流导向NMOS712的基底，而非流向NMOS712的表面通道，加上NMOS712的基底有较大的体积可以发散ESD电流所产生的热能，因此NMOS712可以承受较大的ESD电压。
如图17所示，电源线ESD箝制电路800由一基纳二极管816，一PMOS832以及一PMOS832中的寄生横向双载子晶体管834所构成，其运作原理与图16所示的电源线ESD箝制电路700相同。ESD电压脉冲会导致一基纳二极管816的崩溃，造成一触发电流，并经由一N+扩散区域120(见图9)而导入一作为ESD保护的PMOS832的N型井(或是N型基底)中，并开启PMOS832中的寄生横向双载子晶体管834以释放ESD电流，进而保护内部电路(internal circuit)811。
简而言之，本发明制作晶片上(on-chip)ESD防护电路的方法，在漏极与连接基底偏压电路的掺杂区之间加入一虚置栅极以取代浅沟隔离区域。由于基底触发电流Itrig被基底触发电路所产生之后，少了浅沟隔离区域，因此将更加容易到达MOS元件结构中的寄生横向双载子晶体管的基极。所以MOS元件结构中的寄生横向双载子晶体管得以更快且更有效率地被驱动。不但ESD电流会快速地流入MOS结构的基底被释放，同时也不会集中于MOS结构的表面通道，故能有效避免MOS元件因散热不易，而被烧坏的问题。
相较于习知制造于晶片上(on-chip)的ESD防护电路，本发明的高基底触发效应(substrate-triggered effect)NMOS元件结构、ESD防护元件以及ESD防护电路可以更快且有效率的被驱动，以达到加速ESD电流释放的目的，解决习知ESD防护元件的各种问题，非常适合应用在0.25微米以下的CMOS制程的集成电路产品中。
以上所述仅本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。

Claims (40)

1.一种高基底触发效应的N通道金属氧化物半导体(NMOS)元件结构，该NMOS元件结构形成于一基底的P型井上，其特征是：该NMOS元件结构包含有：
一栅极，设于该P型井中；
一第一N+扩散区域，设于该P型井中，用来当作该NMOS元件结构的漏极；
一第二N+扩散区域，设于该P型井中，用来当作该NMOS元件结构的源极，且该第一N+扩散区域、该P型井以及该第二N+扩散区域形成一寄生横向n-p-n双载子晶体管的集极、基极与射极；
一第一P+扩散区域，设于该P型井中，用来电连接一P型井偏压电路；
一虚置栅极，设于该第一N+扩散区域以及该第一P+扩散区域之间；
一第二P+扩散区域，设于该P型井中，用来电连接一VSS电源接脚；以及
一浅沟隔离(STI)，用以隔离该第二N+扩散区域与该第二P+扩散区域；
其中当该P型井偏压电路诱发一基底触发电流时，该基底触发电流会由该第一P+扩散区域流过该虚置栅极下方的该P型井而开启该寄生横向双载子晶体管，以使电连接至该漏极的一特定电流被快速经由该源极而传导至该VSS电源接脚。
2.如权利要求1所述的NMOS元件结构，其特征是：另包含有复数个轻掺杂漏极(LDD)设于各该栅极周围的该P型井中。
3.如权利要求1所述的NMOS元件结构，其特征是：该虚置栅极包含有P型掺质以及N型掺质。
4.如权利要求1所述的NMOS元件结构，其特征是：该特定电流为一静电放电电流。
5.一种高基底触发效应的P通道金属氧化物半导体(PMOS)元件结构，该PMOS元件结构形成于一基底的N型井上，其特征是：该PMOS元件结构包含有：
一栅极，设于该N型井中；
一第一P+扩散区域，设于该N型井中，用来当作该PMOS元件结构的漏极；
一第二P+扩散区域，设于该N型井中，用来当作该PMOS元件结构的源极，且该第一P+扩散区域、该N型井以及该第二P+扩散区域形成一寄生横向p-n-p双载子晶体管的集极、基极与射极；
一第一N+扩散区域，设于该N型井中，用来电连接一N型井偏压电路；
一虚置栅极，设于该第一P+扩散区域以及该第一N+扩散区域之间；
一第二N+扩散区域，设于该N型井中，用来电连接一VDD电源接脚；以及
一浅沟隔离(STI)，用以隔离该第二P+扩散区域与该第二N+扩散区域；
其中当该N型井偏压电路诱发一基底触发电流时，该基底触发电流会流过该虚置栅极下方的该N型井至该第一N+扩散区域而开启该寄生横向双载子晶体管，以使电连接至该漏极的一特定电流被快速经由该源极而传导至该VDD电源接脚。
6.如权利要求5所述的PMOS元件结构，其特征是：另包含有复数个轻掺杂漏极(LDD)设于各该栅极周围的该N型井中。
7.如权利要求5所述的PMOS元件结构，其特征是：该虚置栅极包含有P型掺质以及N型掺质。
8.如权利要求5所述的PMOS元件结构，其特征是：该特定电流为一静电放电电流。
9.一种ESD保护元件结构，该ESD保护元件结构形成于一基底的P型井上，其特征是：该ESD保护元件结构包含有：
至少一NMOS，设于该P型井中，且该NMOS的漏极、该P型井以及该NMOS的源极形成一寄生横向n-p-n双载子晶体管，而该NMOS的漏极与该NMOS的源极则分别电连接于一输入/输出缓冲垫以及一VSS电源接脚；
至少一第一P+扩散区域，设于该P型井中，用来电连接一P型井偏压电路；
至少一虚置栅极，设于该NMOS以及该第一P+扩散区域之间；
至少一第二P+扩散区域，设于该P型井中，用来电连接该VSS电源接脚；以及
至少一浅沟隔离(STI)，用以隔离该NMOS与该第二P+扩散区域；
其中当一ESD电压脉冲被施加于该输入/输出(I/O)缓冲垫时，该P型井偏压电路会诱发一基底触发电流，并由该第一P+扩散区域直接流经该虚置栅极下方的该P型井至该寄生横向双载子晶体管的该基极而触发该寄生横向双载子晶体管，以快速释放该ESD电压脉冲的电流至该VSS电源接脚。
10.如权利要求9所述的ESD保护元件结构，其特征是：被触发的该寄生偏向双载子晶体管会将大部分的该ESD电压脉冲的电流经由该NMOS下方的该P型井释放至该VSS电源接脚，而非流经该NMOS的表面通道。
11.如权利要求9所述的ESD保护元件结构，其特征是：该虚置栅极包含有P型掺质以及N型掺质。
12.一种ESD保护元件结构，该ESD保护元件结构形成于一基底的N型井上，其特征是：该ESD保护元件结构包含有：
至少一PMOS，设于该N型井中，且该PMOS的漏极、该N型井以及该PMOS的源极形成一寄生横向p-n-p双载子晶体管，而该PMOS的漏极与该PMOS的源极则分别电连接于一输入/输出缓冲垫以及一VDD电源接脚；
至少一第一N+扩散区域，设于该N型井中，用来电连接一N型井偏压电路；
至少一虚置栅极，设于该PMOS以及该第一N+扩散区域之间；
至少一第二N+扩散区域，设于该N型井中，用来电连接该VDD电源接脚；以及
至少一浅沟隔离(STI)，用以隔离该PMOS与该第二N+扩散区域；
其中当一ESD电压脉冲被施加于该输入/输出(I/O)缓冲垫时，该N型井偏压电路会诱发一基底触发电流，并由该寄生横向双载子晶体管的该基极直接流经该虚置栅极下方的该N型井至该第一N+扩散区域而开启该寄生横向双载子晶体管，以快速释放该ESD电压脉冲的电流至该VDD电源接脚。
13.如权利要求12所述的ESD保护元件结构，其特征是：被触发的该寄生偏向双载子晶体管会将大部分的该ESD电压脉冲的电流经由该PMOS下方的该N型井释放至该VDD电源接脚，而非流经该PMOS的表面通道。
14.如权利要求12所述的ESD保护元件结构，其特征是：该虚置栅极包含有P型掺质以及N型掺质。
15.一种静电放电防护电路，该ESD防护电路电连接于一输入/输出缓冲垫、一内部电路、一VSS电源接脚以及一VDD电源接脚，其特征是：该ESD防护电路包含有：
一第一ESD保护元件结构，电连接于该VSS电源接脚、该输入/输出缓冲垫与该内部电路，该第一ESD保护元件结构包含有：
              一P型井；
              至少一第一NMOS，设于该P型井中，且该第一NMOS
        的漏极、该P型井以及该第一NMOS的源极形成一寄生横向
        n-p-n双载子晶体管，而该第一NMOS的漏极与该第一NMOS
        的源极分别电连接于该输入/输出缓冲垫以及该VSS电源接
        脚；
              至少一第一P+扩散区域，设于该P型井中；
              至少一虚置栅极，设于该第一NMOS以及该第一P+扩
        散区域之间；
              至少一第二P+扩散区域，设于该P型井中，用来电
        连接该VSS电源接脚；以及
              至少一第一浅沟隔离(STI)，用以隔离该第一NMOS与
        该第二P+扩散区域；
  一正向基底偏压电路，电连接于该VSS电源接脚、该输入/输出缓冲垫、该内部电路以及该第一ESD保护元件结构的该第一P+扩散区域，该正向基底偏压电路包含有：
             一第二NMOS，该第二NMOS的源极经由一P型井电阻
        (R_PW)与该VSS电源接脚电连接，该第二NMOS的漏极电
        连接于该输入/输出缓冲垫，该第二NMOS的栅极经由一第
        一电子元件以及一第二电子元件而分别与该VSS电源接脚
        以及该输入/输出缓冲垫相电连接；
  一第二ESD保护元件结构，电连接于该VDD电源接脚、该输入/输出缓冲垫与该内部电路，该第二ESD保护元件结构包含有：
              一N型井；
              至少一第一PMOS，设于该N型井中，且该第一PMOS
        的漏极、该N型井以及该第一PMOS的源极形成一寄生横向
        p-n-p双载子晶体管，而该PMOS的漏极与该第一PMOS的源
        极分别电连接于该输入/输出缓冲垫以及该VDD电源接脚；
              至少一第一N+扩散区域，设于该N型井中；
              至少一虚置栅极，设于该第一PMOS以及该第一N+扩
        散区域之间；
              至少一第二N+扩散区域，设于该N型井中，用来电
        连接该VDD电源接脚；以及
              至少一第二浅沟隔离(STI)，用以隔离该第一PMOS与
        该第二N+扩散区域；
  一负向基底驱动电路，电连接于该VDD电源接脚、该输入/输出缓冲垫、该内部电路以及该第二ESD保护元件结构的该第一N+扩散区域，该负向基底驱动电路包含有：
               一第二PMOS，该第二PMOS的源极经由一N型井电阻
        (R_NW)与该VDD电源接脚电连接，该第二PMOS的漏极电
        连接于该输入/输出缓冲垫，该第二PMOS的栅极经由一第三
        电子元件以及一第四电子元件而分别与该VDD电源接脚以及
        该输入/输出缓冲垫相电连接。
16.如权利要求15所述的ESD防护电路，其特征是：当一正ESD电压脉冲被施加于该输入/输出缓冲垫且VSS接地而VDD浮接时，该正ESD电压脉冲会通过该第二电子元件与第一电子元件而对该第二NMOS的栅极施加一耦合电压。
17.如权利要求16所述的ESD防护电路，其特征是：当该耦合电压大于该第二NMOS的起始电压(Vth)时，该第二NMOS会被开启并导通部分该正ESD电压脉冲的电流经由该第一P+掺杂区而被导入该P型井，以触发该寄生横向n-p-n双载子晶体管，使该ESD电压脉冲的电流得以经由该第一NMOS下方的该P型井而被快速释放至该VSS电源接脚。
18.如权利要求15所述的ESD防护电路，其特征是：当一负ESD电压脉冲被施加于该输入/输出缓冲垫且VSS接地而VDD浮接时，该负ESD电压脉冲的电流会经由该第一NMOS的漏极与该P型井所构成的顺向偏压接面而被释放至该VSS电源接脚。
19.如权利要求15所述的ESD防护电路，其特征是：当一负ESD电压脉冲被施加于该输入/输出缓冲垫且VDD接地而VSS浮接时，该负ESD电压脉冲会通过该第三电子元件与第四电子元件而对该第二PMOS的栅极施加一耦合电压。
20.如权利要求19所述的ESD防护电路，其特征是：当该耦合电压小于该第二PMOS的起始电压(Vth)时，该第二PMOS会被开启并导通部分该负ESD电压脉冲的电流经由该第一N+掺杂区而被导入该N型井，以触发该寄生横向p-n-p双载子晶体管，使该负ESD电压脉冲的电流得以经由该第一PMOS下方的该N型井而被快速释放至该VDD电源接脚。
21.如权利要求15所述的ESD防护电路，其特征是：当一正ESD电压脉冲被施加于该输入/输出缓冲垫且VDD接地而VSS浮接时，该正ESD电压脉冲的电流会经由该第一PMOS的漏极与该N型井所构成的顺向偏压接面而被释放至该VDD电源接脚。
22.如权利要求15所述的ESD防护电路，其特征是：该第一电子元件包含有一电阻或二极管。
23.如权利要求15所述的ESD防护电路，其特征是：该第二电子元件包含有一电阻、电容或一基纳二极管。
24.如权利要求15所述的ESD防护电路，其特征是：该第三电子元件包含有一电阻、电容或一基纳二极管。
25.如权利要求15所述的ESD防护电路，其特征是：该第四电子元件包含有一电阻或二极管。
26.如权利要求15所述的ESD防护电路另包含有一前驱电路，电连接于该VDD电源接脚、该VSS电源接脚、该内部电路、该第一NMOS的栅极以及该第一PMOS的栅极。
27.一种ESD防护电路，该ESD防护电路电连接于一输入/输出缓冲垫、一内部电路、一VSS电源接脚以及一VDD电源接脚，其特征是：该ESD防护电路包含有：
一第一ESD保护元件结构，电连接于该VSS电源接脚、该输入/输出缓冲垫与该内部电路，该第一ESD保护元件结构包含有：
             一P型井；
             至少一NMOS，设于该P型井中，且该NMOS的漏极、
         该P型井以及该NMOS的源极形成一寄生横向n-p-n双载子
         晶体管，而该NMOS的漏极与该NMOS的源极分别电连接于该
         输入/输出缓冲垫以及该VSS电源接脚；
               至少一第一P+扩散区域，设于该P型井中；
               至少一虚置栅极，设于该NMOS以及该第一P+扩散区
         域之间；
               至少一第二P+扩散区域，设于该P型井中，用来电
         连接该VSS电源接脚；以及
               至少一第一浅沟隔离(STI)，用以隔离该NMOS与该第
         二P+扩散区域；
   一正向基底偏压电路，电连接于该VSS电源接脚、该输入/输出缓冲垫、该内部电路以及该第一ESD保护元件结构的该第一P+扩散区域，该正向基底偏压电路包含有：
              一第一电子元件，电连接于该输入/输出缓冲垫、该
        内部电路以及该第一ESD保护元件结构的该第一P+扩散区
        域；以及
              一第二电子元件，电连接于该VSS电源接脚以及该第
        一ESD保护元件结构的该第一P+扩散区域；
  一第二ESD保护元件结构，电连接于该VDD电源接脚、该输入/输出缓冲垫与该内部电路，该第二ESD保护元件结构包含有：
             一N型井；
            至少一PMOS，设于该N型井中，且该PMOS的漏极、
        该N型井以及该PMOS的源极形成一寄生横向p-n-p双载子
        晶体管，而该PMOS的漏极与该PMOS的源极分别电连接于该
        输入/输出缓冲垫以及该VDD电源接脚；
              至少一第一N+扩散区域，设于该N型井中；
              至少一虚置栅极，设于该PMOS以及该第一N+扩散区
        域之间；
              至少一第二N+扩散区域，设于该N型井中，用来电
        连接该VDD电源接脚；以及
              至少一第二浅沟隔离(STI)，用以隔离该PMOS与该第
        二N+扩散区域；
  一负向基底驱动电路，电连接于该VDD电源接脚、该输入/输出缓冲垫、该内部电路以及该第二ESD保护元件结构的该第一N+扩散区域，该负向基底驱动电路包含有：
              一第三电子元件，电连接于该输入/输出缓冲垫、该
        内部电路以及该第二ESD保护元件结构的该第一N+扩散区
        域；以及
              一第四电子元件，电连接于该VDD电源接脚以及该第
        二ESD保护元件结构的该第一N+扩散区域。
28.如权利要求27所述的ESD防护电路，其特征是：当一正ESD电压脉冲被施加于该输入/输出缓冲垫且VSS接地而VDD浮接时，该正ESD电压脉冲会通过该第二电子元件与该第一电子元件产生一耦合电压并经由该第一P+掺杂区而施加于该P型井，以触发该寄生横向n-p-n双载子晶体管，使该ESD电压脉冲的电流得以经由该NMOS下方的该P型井而被快速释放至该VSS电源接脚。
29.如权利要求27所述的ESD防护电路，其特征是：当一负ESD电压脉冲被施加于该输入/输出缓冲垫且VSS接地而VDD浮接时，该负ESD电压脉冲的电流会经由该NMOS的漏极与该P型井所构成的顺向偏压接面而被释放至该VSS电源接脚。
30.如权利要求27所述的ESD防护电路，其特征是：当一负ESD电压脉冲被施加于该输入/输出缓冲垫且VDD接地而VSS浮接时，该负ESD电压脉冲会通过该第三电子元件与该第四电子元件产生一耦合电压并经由该第一N+掺杂区而施加于该N型井，以触发该寄生横向p-n-p双载子晶体管，使该负ESD电压脉冲的电流得以经由该PMOS下方的该N型井而被快速释放至该VDD电源接脚。
31.如权利要求27所述的ESD防护电路，其特征是：当一正ESD电压脉冲被施加于该输入/输出缓冲垫且VDD接地而VSS浮接时，该正ESD电压脉冲的电流会经由该PMOS的漏极与该N型井所构成的顺向偏压接面而被释放至该VDD电源接脚。
32.如权利要求27所述的ESD防护电路，其特征是：该第一电子元件包含有一电阻或二极管。
33.如权利要求27所述的ESD防护电路，其特征是：该第二电子元件包含有一电阻、电容或一基纳二极管。
34.如权利要求27所述的ESD防护电路，其特征是：该第三电子元件包含有一电阻、电容或一基纳二极管。
35.如权利要求27所述的ESD防护电路，其特征是：该第四电子元件包含有一电阻或二极管。
36.如权利要求27所述的ESD防护电路，其特征是：另包含有一前驱电路，电连接于该VDD电源接脚、该VSS电源接脚、该内部电路、该NMOS的栅极以及该PMOS的栅极。
37.一种电源线ESD箝制电路，该电源线ESD箝制电路电连接于一VSS电源接脚以及一VDD电源接脚，其特征是：该电源线ESD箝制电路包含有：
一ESD保护元件结构，该第一ESD保护元件结构包含有：
          一P型井；
          一NMOS，设于该P型井中，且该NMOS的漏极、该P
    型井以及该NMOS的源极形成一寄生横向n-p-n双载子晶体
    管，而该NMOS的漏极与该NMOS的源极分别电连接于该VDD
    电源接脚以及该VSS电源接脚；
          一第一P+扩散区域，设于该P型井中；
          一虚置栅极，设于该NMOS以及该第一P+扩散区域之
    间；
          一第二P+扩散区域，设于该P型井中，用来电连接
    该VSS电源接脚；以及
          一第一浅沟隔离(STI)，用以隔离该NMOS与该第二P+
    扩散区域；
一基底偏压电路，电连接于该VSS电源接脚、VDD电源接脚以及该ESD保护元件结构的该第一P+扩散区域，该正向基底偏压电路包含有：
             一MOS，该MOS的源极经由一P型井电阻(R_PW)与
        该VSS电源接脚电连接，该MOS的漏极电连接于该VDD电源
        接脚，该MOS的栅极经由一第一电子元件以及一第二电子元
        件而分别与该VSS电源接脚以及该VDD电源接脚相电连接。
38.如权利要求37所述的电源线ESD箝制电路，其特征是：该MOS为一NMOS，且该第一电子元件与该第二电子元件分别为一电阻以及一电容。
39.如权利要求37所述的电源线ESD箝制电路，其特征是：该MOS为一PMOS，且该第一电子元件与该第二电子元件分别为一二极管以及一电阻。
40.一种电源线ESD箝制电路，该电源线ESD箝制电路电连接于一VSS电源接脚以及一VDD电源接脚，其特征是：该电源线ESD箝制电路包含有：
一ESD保护元件结构，该第一ESD保护元件结构包含有：
          一P型井；
          一NMOS，设于该P型井中，且该NMOS的漏极、该P
    型井以及该NMOS的源极形成一寄生横向n-p-n双载子晶体
    管，而该NMOS的漏极与该NMOS的源极分别电连接于该VDD
    电源接脚以及该VSS电源接脚；
          一第一P+扩散区域，设于该P型井中；
          一虚置栅极，设于该NMOS以及该第一P+扩散区域之
    间；
          一第二P+扩散区域，设于该P型井中，用来电连接
    该VSS电源接脚；以及
          一第一浅沟隔离(STI)，用以隔离该NMOS与该第二P+
    扩散区域；
一基底偏压电路，电连接于该VSS电源接脚、VDD电源接脚以及该ESD保护元件结构的该第一P+扩散区域，该正向基底偏压电路包含有：
             一电阻，电连接于该VSS电源接脚以及该ESD保护元
       件结构的该第一P+扩散区域；以及
             一基纳二极管，电连接于该VDD电源接脚、该电阻以
       及该第一ESD保护元件结构的该第一P+扩散区域。
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