DE10250619A1

DE10250619A1 - Halbleiter-Bauelement mit einer ESD-Stuktur und Verfahren zu seiner Herstellung

Info

Publication number: DE10250619A1
Application number: DE2002150619
Authority: DE
Inventors: Silke BARGSTÄDT-FRANKE; Kai Esmark
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-10-30
Filing date: 2002-10-30
Publication date: 2004-05-19

Abstract

Ein Halbleiter-Bauelement weist eine ESD-Struktur (E) aus Zonen eines ersten und eines zweiten Leitungstyps auf, wobei die Zonen durch Substratbereiche voneinander getrennt sind. Horizontal benachbart zur ESD-Struktur (E) ist eine erste Guard-Ring-Struktur (GR1) derart im Substrat (S) angeordnet, dass sie durch Substratbereiche von der ESD-Struktur (E) getrennt ist.

Description

Halbleiter-Bauelement mit einer ESD-Struktur und Verfahren zu seiner Herstellung Die Erfindung betrifft ein Halbleiter-Bauelement mit einer ESD-Struktur und ein Verfahren zu dessen Herstellung.
Mit der stetig ansteigenden Komplexität von Halbleiter-Bauelementen und integrierten Schaltungen ist eine stetige Verkleinerung der Bauelemente und eine ansteigende Dichte der Halbleiter-Bauelemente auf einem Chip verbunden. Mit dieser ansteigenden Bauteildichte auf einem Chip kann es bei der Herstellung und bei der Funktion dieser Bauelemente zu Störungen und Beeinträchtigungen kommen. Die Integration von komplementären Bauelementen, beispielsweise n-Kanal-Transistoren und p-Kanal-Transistoren, in der CMOS-Technologie bedingt einen schwerwiegenden parasitären Effekt, den sogenannten Latch-up-Effekt. Dieser Latch-up-Effekt, der auch als Einrast- oder Einklink-Effekt bezeichnet wird, wird durch parasitäre npn- und pnp-Übergänge hervorgerufen, die technologiebedingt bei CMOS-Schaltungen auftreten und eine „Thyristorstruktur" zwischen den Versorgungsanschlüssen und dem Masseanschluss bilden. Das mögliche Zünden dieses Thyristors führt zum Latch-up-Effekt, durch den ein hoher Quer- oder Substratstrom entsteht, der den Schaltkreis thermisch überlastet und zerstört.
Am meisten gefährdet gegenüber dem Latch-up-Effekt sind Ein- und Ausgangs-Strukturen bzw. Ein- und Ausgangs-Schaltungen der integrierten Schaltung. Da dort große Ströme fließen und wegen der dort vorhandenen Induktivitäten und Kapazitäten sind Spannungsschwankungen an Ausgangsleitungen möglich. Aber auch im Innern eines CMOS-Schaltkreises kann der Latch-up-Effekt auftreten. Werden mehrere interne Treiberschaltungen gleichzeitig eingeschaltet, so treten auf den Versorgungsspannungs- und Massepotenzial-Leitungen Spannungsschwankungen auf, die den Latch-up-Effekt auslösen können. Wie bereits angesprochen sind Eingangs- und Ausgangsschaltungen besonders gefährdet aufgrund eines Latch-up-Effekts beschädigt zu werden. Ein bereits oben erwähnter Mechanismus, der zum Zünden des oben genannten parasitären Transistors führt und den Latch-up-Effekt bedingt, ist das bei Schaltvorgängen auftretende Über- oder Unterschwingen der Versorgungsspannung. Dies ist z.B. bei Ausgangstreibern, die Lasten mit induktivem Anteil umladen, von Bedeutung. Gerät die Ausgangsspannung um mehr als die Schleusenspannung einer Diode außerhalb des Versorgungsspannungsbereichs, so kommt es zu einer Ladungsträger-Injektion in das Substrat. Um hierbei den Latch-up-Effekt zu vermindern oder zu vermeiden, sind bei diesen Transistoren sogenannte Guard-Ringe vorzusehen, die die injizierten Ladungsträger "aufsammeln" und dem Rückkoppelungszweig entziehen. Guard-Ringe können in Sperr-Richtung gepolte pn-Übergänge sein, die die injizierenden Gebiete ringförmig umschliessen. Beispielsweise werden dabei um n-Kanal-MOSFETs p-dotierte Diffusionsgebiete vorgesehen, die auf Masse gelegt werden. Andererseits werden um p-Kanal-MOSFETs n-dotierte Diffusionsgebiete vorgesehen, die an Versorgungsspannung V_DD angeschlossen sind. Durch diese Guard-Ringe soll eine Potentialänderung im Substrat bzw. in den Wannenbereichen vermieden werden.
Eine weitere Möglichkeit, das Auftreten eines Latch-up-Effekts zu vermindern ist dadurch gegeben, dass zwischen n-Kanal- und p-Kanal-Transistoren Isolationsgräben, die als Shallow-Trench-Isolation (STI)-Bereiche bezeichnet werden, im Substrat ausgebildet sind. Aus der US-Offenlegungsschrift US-2001/0011758 A1 ist dazu ein Verfahren und ein Bauelement zur Erhöhung der Latch-up-Festigkeit in CMOS-Bauelementen bekannt. Dort wird in eine p-Epitaxie-Schicht eines Substrats ein Graben geätzt, der als STI-Bereich dient.
Es ist ebenfalls in der CMOS-Technologie bekannt, bei ESD-Strukturen Diffusionsgebiete, Wannenbereiche und Guard-Ringe durch STI-Gebiete voneinander elektrisch zu isolieren.
In 1 ist eine Darstellung einer bekannten ESD-Struktur E mit einer Guard-Ring-Struktur gezeigt. Die ESD-Struktur E kann als Diodenschaltung realisiert werden. Indem beispielsweise an dem I/O-Anschluss eine negative Spannung angelegt wird, wird die Diodenschaltung geöffnet. Dadurch werden Ladungsträger in das p-dotierte Substrat S injiziert. Bei großer Ladungsträgerinjektion wie sie bei ESD-Ereignissen auftreten kann, können diese Ladungsträger nicht mehr vollständig durch die p-Diffusionszone abfließen und entfernt werden. Es bildet sich eine Ladungsträgeransammlung im Substrat 5, wobei die Ladungsträger relativ tief in das Substrat S eindringen. Da die STI-Bereiche als Isolationsbereiche relativ undurchdringbar für die Ladungsträger sind, müssen die Ladungsträger um diese STI-Bereiche herumwandern, um zu der p-Diffusionzone zu gelangen. Aufgrund dieses tiefen Eindringens der Ladungsträger in das Substrat S, diffundieren bei hoher Ladungsträgerinjektion diese Ladungsträger bis zum Kernbereich bzw. zur Logikschaltung und beschädigen oder zerstören das Bauelement bzw, die Schaltung.
Die Tendenz in modernen CMOS-Technologien geht zu immer tieferen Isolationsgräben, wodurch eine tiefe Injektion von Ladungsträgern in das Substrat ermöglicht wird. Besonders bei Ein- und Ausgangsschaltungen von CMOS-Schaltkreisen kann daher durch Ladungsträger-Injektion in das Substrat der Latch-up-Effekt auftreten und zu Schädigungen und Fehlfunktionen des Bauelements bzw. des integrierten Schaltkreises führen.
Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zum Herstellen eines Halbleiter-Bauelements mit einem ESD-Schutzbereich und ein derartiges Halbleiter-Bauelement zu schaffen, mit welchem eine verbesserte Latch-up-Festigkeit erreicht wird.
Diese Aufgabe wird durch ein Verfahren, welches die Schritte nach Patentanspruch 1 aufweist und ein Halbleiter-Bauelement, welches die Merkmale nach Patentanspruch 12 aufweist, gelöst.
Bei einem erfindungsgemäßen Verfahren zum Herstellen eines Halbleiter-Bauelements mit einer ESD (Electro Static Discharge)-Struktur für Signalein- und Signalausgänge des Halbleiter-Bauelements wird in einem Substrat die ESD-Struktur aus Zonen eines ersten und eines zweiten Leitungstyps ausgebildet. Die Zonen der ESD-Struktur werden derart in dem Substrat erzeugt, dass zwischen den Zonen erste Substratbereiche ausgebildet werden, durch die die Zonen elektrisch voneinander isoliert werden. Eine erste Guard-Ring-Struktur wird derart in dem Substrat ausgebildet, dass sie die ESD-Struktur ringförmig umschließt. Diese erste Guard-Ring-Struktur wird derart erzeugt, dass zweite Substratbereiche zwischen der ESD-Struktur und der ersten Guard-Ring-Struktur ausgebildet werden und die erste Guard-Ring-Struktur von der ESD-Struktur durch diese Substratbereiche elektrisch isoliert wird.
Indem die Zonen der ESD-Struktur und die Guard-Ring-Strukturen durch Substratbereiche voneinander elektrisch isoliert werden, kann ein Halbleiter-Bauelement hergestellt werden, welches im Eingangs- und/oder Ausgangsbereich einer Schaltungsanordnung, insbesondere eines integrierten Schaltkreises, ohne STI-Isolationsgräben ausgebildet wird. Durch die Isolation zwischen den Zonen der ESD-Struktur und der benachbarten Guard-Ring-Struktur durch Substratbereiche, kann ein tiefes Eindringen von Ladungsträgern in das Substrat verhindert werden und die Latch-up-Festigkeit des Halbleiter-Bauelements wesentlich verbessert werden. In CMOS-Technologien mit abnehmender Strukturgröße werden die STI-Isolationsgräben immer tiefer ausgebildet. Die externe Latch-up-Festigkeit wird dadurch reduziert. Durch das Erkennen und das Verständnis dieser Abhängigkeit der externen Latch-up-Festigkeit von der STI-Isolationsgrabentiefe, werden erfin dungsgemäß in der ESD-Struktur und von der ESD-Struktur zu der angrenzenden Guard-Ring-Struktur keine STI-Bereiche sondern Substratbereiche ausgebildet. Wie durch Messungen und Analysen festgestellt wurde, können durch die Substratbereiche bessere Isolationseigenschaften als mit STI-Bereichen erzielt werden, wodurch die Latch-up-Festigkeit wesentlich verbessert werden kann.
Besonders bevorzugt ist es, wenn die ersten und die zweiten Substratbereiche durch nachfolgende Verfahrenschritte bis zur Fertigstellung des Halbleiter-Bauelements im wesentlichen nicht verändert werden und ihre Isolationseigenschaften für den späteren Betrieb des Bauelements zumindest beibehalten. Es ist dabei darauf zu achten, dass die erzeugten ersten und zweiten Substratbereiche durch geeignete Maßnahmen, beispielsweise durch Masken abgedeckt werden, während das Halbleiter-Bauelement fertiggestellt wird. Dies ist wesentlich, um im Endzustand mittels der Substratbereiche als Isolationsbereiche die wesentlich verbesserte Latch-up Festigkeit des Bauelements im Betrieb gegenüber der aus dem Stand der Technik STI-Bereiche zu erhalten.
In vorteilhafter Weise wird im bereitgestellten Substrat im wesentlichen zunächst ein Wannenbereich der ersten Guard-Ring-Struktur ausgebildet. Dieser Wannenbereich wird vor dem teilweisen oder kompletten Ausbilden der ESD-Struktur hergestellt. Derjenige Bereich des Substrats in dem die ESD-Struktur nachfolgend erzeugt wird, bleibt beim Ausbilden des Wannenbereichs unverändert. Vorteilhaft ist es, dass Ausbilden des Wannenbereichs derart durchzuführen, dass derjenige Bereich des Substrats, in dem die ESD-Struktur erzeugt werden soll, mittels einer speziellen Maske, insbesondere einer Maske zum Blocken von Wannenbereichen, abgedeckt wird. Besonders vorteilhaft ist es, wenn nach dem Ausbilden des Wannenbereichs die Zonen der ESD-Struktur derart erzeugt werden, dass die Bereiche zwischen den Zonen der ESD-Struktur und die Bereiche zwischen der ESD-Struktur und der ersten Guard-Ring- Struktur im wesentlichen als unveränderte Bereiche des mit Beginn der Herstellung bereitgestellten Substrats, insbesondere als niedrig dotierte Siliziumbereiche, insbesondere niedrig dotiert im Vergleich zur Zone der ESD-Strukur, welche mit Atomen des gleichen Leitungstyps dotiert ist, bestehen bleiben. Dadurch kann erreicht werden, dass die verbesserten Isolationseigenschaften zwischen der ESD-Struktur als solche und zwischen der ESD-Struktur und der angrenzenden Guard-Ring-Struktur, welche durch das ursprünglich bereitgestellte Substrat ermöglicht werden, auch voll genutzt werden können und diese besseren Isolationseigenschaften während des Fertigungsprozesses nicht vermindert werden.
In einem vorteilhaften Ausführungsbeispiel werden auf der der ESD-Struktur abgewandten Seite der ersten Guard-Ring-Struktur angrenzend an die erste Guard-Ring-Struktur erste Diffusionsbereiche ausgebildet. Zwischen diesen ersten Diffusionsbereichen und der ersten Guard-Ring-Struktur wird ein Isolationsgraben, insbesondere ein STI-Bereich, erzeugt.
In vorteilhafter Weise wird der Isolationsgraben nach dem Ausbilden der Zonen der ESD-Struktur, der ersten Guard-Ring-Struktur und den ersten Diffusionsbereichen erzeugt. Bevorzugt wird eine zweite Guard-Ring-Struktur ringförmig um die erste Guard-Ring-Struktur ausgebildet. Zwischen der ersten und der zweiten Guard-Ring-Struktur wird ein Isolationsgraben ausgebildet. Es kann auch vorgesehen sein, dass zwischen der zweiten Guard-Ring-Struktur und den auf der ersten Guard-Ring-Struktur abgewandten Seite der zweiten Guard-Ring-Struktur gegebenenfalls angrenzenden Diffusionsbereichen Isolationsgräben ausgebildet werden.
Vorteilhaft ist es, dass beim Ausbilden der Isolationsgräben die Substratbereiche zwischen den Zonen der ESD-Struktur und die Substratbereiche zwischen der ESD-Struktur und der ersten Guard-Ring-Struktur an der Oberfläche abgedeckt werden und im wesentlichen unverändert bestehen bleiben.
Vorteilhaft ist es, wenn die erste Guard-Ring-Struktur mit einem Abstand kleiner 30 um, insbesondere von etwa 10 um, beabstandet zu der ESD-Struktur im Substrat ausgebildet wird. Der Abstand zwischen den Zonen der ESD-Struktur und der ESD-Struktur zu den Guard-Ring-Strukturen, insbesondere der ersten Guard-Ring-Struktur, kann dadurch relativ klein ausgebildet werden. Die Substratbereiche als Isolationsbereiche zwischen der ESD-Struktur und den Guard-Ring-Strukturen können kleiner als STI-Bereiche ausgebildet werden und weisen zugleich bei diesen kleineren Ausmaßen gleiche oder bessere Isolationseigenschaften auf. Darüber hinaus kann durch das Ausbilden von kleineren Substratbereichen als Isolationsbereiche im Vergleich zu STI-Bereichen in und angrenzend an die ESD-Struktur eine Verkleinerung des Halbleiter-Bauelements erzielt werden. Ein weiterer Vorteil ist dadurch gegeben, dass diese Substratbereiche als Isolationsbereiche einfach und aufwandsarm und dadurch auch kostengünstig hergestellt werden.
In einer bevorzugten Ausführungsform wird ein integrierter Schaltkreis hergestellt in dem ein erfindungsgemäßes Halbleiter-Bauelement ausgebildet wird. In dem Substrat wird des weiteren eine Logikschaltung ausgebildet, welche durch einen ebenfalls im Substrat erzeugen Isolationsgraben von eiener Guard-Ring-Struktur getrennt bzw. isoliert wird.
Ein erfindungsgemäßes Halbleiter-Bauelement weist eine ESD-Struktur für Signalein- und Signalausgänge (I/O) des Halbleiter-Bauelements auf. Die ESD-Struktur weist Zonen eines ersten und eines zweiten Leitungstyps auf, die in einem Substrat angeordnet sind. Diese ESD-Struktur ist von einer ersten Guard-Ring-Struktur ringförmig umgeben, wobei sowohl die Zonen der ESD-Struktur voneinander, als auch die ESD-Struktur von der ersten Guard-Ring-Struktur durch erste bzw. zweite Substratbereiche von der ESD-Struktur getrennt bzw. isoliert sind.
Dadurch kann ein Halbleiter-Bauelement mit einer verbesserten Latch-up-Festigkeit und kleineren Ausmaßen hergestellt werden.
In einem vorteilhaften Ausführungsbeispiel sind horizontal beabstandet zu der ersten Guard-Ring-Struktur Diffusionsbereiche im Substrat angeordnet. Zwischen diesen Diffusionsbereichen und der ersten Guard-Ring-Struktur ist ein Isolationsgraben, insbesondere ein STI-Bereich, angeordnet.
Bevorzugt ist das erfindungsgemäße Halbleiter-Bauelement in einer integrierten Schaltung angeordnet, wobei die integrierte Schaltung eine Logikschaltung aufweist.
Weitere vorteilhafte Ausgestaltungen des erfindungsgemäßen Verfahrens und des erfindungsgemäßen Halbleiter-Bauelements sind in Unteransprüchen angegeben.
Die Erfindung wird anhand eines Ausführungsbeispiels anhand schematischer Zeichnungen näher erläutert. Es zeigen:
1 eine Schnittdarstellung einer aus dem Stand der Technik bekannten ESD-Struktur mit STI-Gebieten als Isolationszonen; und
2 eine Schnittdarstellung einer erfindungsgemäß ausgebildeten ESD-Struktur mit Substratbereichen als Isolationszonen.
Ein erfindungsgemäßes Halbleiter-Bauelement (2) weist eine ESD-Struktur E auf, welche in der Schnittdarstellung zwei Diffusionszonen vom p-Leitungstyp und eine Diffusionszone vom n-Leitungstyp aufweist. In der dreidimensionalen Darstellung ist die Diffusionszone des n-Leitungstyps ringförmig von der Diffusionszone des p-Leitungstyps umschlossen. Die n⁺-Diffusionszone ist von der ringförmigen p-Diffusionszone durch Substratbereiche, insbesondere durch intrinsisch niedrig dotierte Siliziumbereiche, isoliert. Die p-Diffusionszone ist mit Massepotenzial V_SS verbunden und die n⁺-Diffusionszone mit einem I/O-Anschluss elektrisch verbunden. In der Schnittdarstellung sind horizontal angrenzend an die p-Diffusionszonen der ESD-Struktur E auf beiden Seiten Bereiche einer ersten Guard-Ring-Struktur GR1 im Substrat angeordnet. In der dreidimensionalen Darstellung ist die ringförmige p-Diffusionszone durch die ringförmige erste Guard-Ring-Struktur GR1 umschlossen. Die erste Guard-Ring-Struktur GR1 weist eine n+-Diffusionszone und einen n-Wannenbereich auf. Die erste Guard-Ring-Struktur GR1 ist mit Versorgungsspannungspotenzial V_DD elektrisch verbunden und durch Substratbereiche von den p-Diffusionszonen der ESD-Struktur E isoliert.
Die Weite der Substratbereiche zwischen der p-Diffusionszone und der n+-Diffusionszone der ESD-Struktur E und insbesondere die Weite der Substratbereiche zwischen der p-Diffusionszone der ESD-Struktur E und der ersten Guard-Ring-Struktur GR1 ist kleiner als 30 um, insbesondere etwa 10 um.
Angrenzend an die erste Guard-Ring-Struktur GR1 kann ein nicht dargestellter STI-Bereich ausgebildet sein, an den eine zweite, nicht dargestellte Guard-Ring-Struktur angrenzt, die in der dreidimensionalen Darstellung die erste Guard-Ring-Struktur GR1 ringförmig umschließt. Angrenzend an die zweite Guard-Ring-Struktur kann wiederum ein nicht dargestellter STI-Bereich angeordnet sein. Angrenzend an diesen STI-Bereich kann ein Latch-up-sensitiver Kernbereich des Halbleiter-Bauelements ausgebildet sein. Der Kernbereich kann beispielsweise ein Inverter oder ein Thyristor sein. Der Kernbereich bezeichnet den Bereich der Logikschaltung in einem integrierten Schaltkreis und kann in vielfältiger Weise realisiert sein.
Aufgrund der Isolation mittels Substratbereiche zwischen der ESD-Struktur und der angrenzenden Guard-Ring-Struktur sowie innerhalb der ESD-Struktur selbst, kann im Vergleich zur bekannten Ausgestaltung in 1 eine wesentlich verbesserte Latch-up Festigkeit erreicht werden, da die tiefe Ladungsträgerinjektion in das Substrat S verhindert werden kann.
Da die Tiefe des STI-Bereichs die externe Latch-up-Festigkeit wesentlich beeinflusst, und diese Latch-up-Festigkeit mit steigender STI-Tiefe vermindert wird, ist im Halbleiter-Bauelement gemäß 2 im Bereich der ESD-Struktur E, die im Falle des externen Latch-up-Effekts als Ladungsträger-Injektor fungiert, auf das Ausbilden von STI-Bereichen verzichtet. Die Isolation innerhalb der ESD-Struktur sowie die Isolation zwischen der ESD-Struktur und der angrenzenden ersten Guard-Ring-Struktur GR1 ist durch Substratbereiche realisiert. Die Isolationseigenschaften und dadurch die Latch-up-Festigkeit kann dadurch wesentlich verbessert werden, wobei zugleich die Abmessungen, insbesondere die Weite, der Isolationsbereiche (Substratbereiche als Isolationsbereiche im Vergleich zu STI-Bereiche) vermindert werden können.
Die im Ausführungsbeispiel dargestellte Anordnung der ersten Guard-Ring-Struktur GR1 und die Anzahl der Guard-Ring-Strukturen, sowie die Anordnung des nicht dargestellten Kernbereichs ist beispielhaft und kann im Hinblick auf die mit CMOS-Technologien herstellbaren Bauelement-Strukturen in vielfältiger Weise ergänzt oder abgeändert werden. Das in 2 dargestellte Bauelement kann auch in komplementärer Weise ausgebildet werden.
Bei der Herstellung des erfindungsgemäßen Halbleiter-Bauelements werden zunächst die n-Wannenbereiche, n⁺-Diffusionszonen, die p-Diffusionszonen sowie die p⁺-Diffusionszone im Substrat ausgebildet. Dabei wird in vorteilhafter Weise stets derart verfahren, dass die als Isolationsbereiche dienenden Substratbereiche unverändert bleiben, also im wesentlichen nach dem Ausbilden der oben genannten Zonen und Bereiche derart ausgebildet sind, dass sie dem ur sprünglich bereitgestellten Substrat S entsprechen, insbesondere im Vergleich zur p-Diffusionszone als niedrig p-dotierte Siliziumbereiche bestehen bleiben. In einem nachfolgenden Verfahrensschritt werden die STI-Bereiche ausgebildet, wobei die Substratbereiche zwischen der ESD-Struktur und der ersten Guard-Ring-Struktur GR1 sowie die Substratbereiche zwischen den p-Diffusionszonen und der n+-Diffusionszone der ESD-Struktur E mittels einer Maske, insbesondere einer Maske zum Blocken des Ausbildens von Wannenbereichen, abgedeckt werden. Im Vergleich zum Stand der Technik werden die STI-Bereiche daher nicht vor sondern erst nach dem Ausbilden der Diffusions- und Wannenbereiche im Substrat erzeugt.
Wesentlich für die Erfindung ist es, dass die Substratbereiche, welche als Isolationsbereiche zwischen den Zonen der ESD-Struktur angeordnet sind im vollständig und fertig hergestellten Halbleiter-Bauelement oder der fertig hergestellten integrierten Schaltung ausgebildet sind und als Isolationsbereiche im Betrieb des Halbleiter-Bauelements oder der integrierten Schaltung dienen. Diese ausgebildeten Substratbereiche sind somit bei der Herstellung nicht nur vorübergehend während einem oder mehreren Verfahrensschritte vorhanden, um dann durch bis zur fertigen Herstellung des Bauelements durchgeführten nachfolgenden Verfahrensschritte verändert zu werden, sondern es ist nach dem Ausbilden dieser Substratbereiche darauf zu achten, dass auch durch nachfolgende Prozessschritte im wesentlichen keine Veränderung oder Beeinträchtigung dieser aus dem ursprünglich bereitgestellten Substrat erzeugten Bereiche auftritt.

Claims

Verfahren zum Herstellen eines Halbleiter-Bauelements mit einer ESD-Struktur (E) für Signalein- und Signalausgänge (I/O) des Halbleiter-Bauelements, welches folgende Schritte aufweist: a) Bereitstellen eines Substrats (S); b) Ausbilden einer ESD-Struktur (E) aus Zonen eines ersten und eines zweiten Leitungstyps in dem Substrat (S), derart dass zwischen den Zonen erste Substratbereiche ausgebildet werden, durch die die Zonen voneinander getrennt werden; c) Erzeugen einer ersten Guard-Ring-Struktur (GR1) im Substrat (S) die die ESD-Struktur ringförmig umgibt, derart, dass zweite Substratbereiche gebildet werden, durch die die erste Guard-Ring-Struktur (GR1) von der ESD-Struktur (E) getrennt wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass dass die ersten und die zweiten Substratbereiche bis zur fertigen Herstellung des Halbleiter-Bauelements erhalten bleiben.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass dass im bereitgestellten Substrat (S) zunächst ein Wannenbereich der ersten Guard-Ring-Struktur (GR1) vor dem Ausbilden der ESD-Struktur derart erzeugt wird, dass der Bereich des Substrats (S), in dem die ESD-Struktur ausgebildet wird unverändert bleibt.
Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass dass das Ausbilden des Wannenbereichs mittels einer speziellen Maske durchgeführt wird, mit der derjenige Bereich des Substrats (S), in dem die ESD-Struktur ausgebildet wird, abgedeckt wird.
Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass nach dem Ausbilden des Wannenbereichs die Zonen der ESD-Struktur im Substrat (S) derart erzeugt werden, dass die Bereiche zwischen den Zonen der ESD-Struktur und die Bereiche zwischen der ESD-Struktur und der ersten Guard-Ring-Struktur (GR1) im wesentlichen als unveränderte Bereiche des ursprünglich bereitgestellten Substrats (S), insbesondere als niedrig dotiertes Siliziumsubstrat, insbesondere niedrig dotiert im Vergleich zu derjenigen Zone der ESD-Struktur, die mit Atomen des gleichen Leitungstyps dotiert ist, ausgebildet werden.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass Diffusionsbereiche angrenzend an die erste Guard-Ring-Struktur (GR1) im Substrat (S) ausgebildet werden und zwischen den Diffusionsbereichen und der ersten Guard-Ring-Struktur (GR1) ein Isolationsgraben (STI) erzeugt wird.
Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass der Isolationsgraben (STI) nach dem Ausbilden der Zonen der ESD-Struktur (E), der ersten Guard-Ring-Struktur (GR1) und den ersten Diffusionszonen erzeugt wird.
Verfahren nach einem der Ansprüche 6 oder 7, dadurch gekennzeichnet, dass eine zweite Guard-Ring-Struktur ausgebildet wird, die die erste Guard-Ring-Struktur (GR1) ringförmig umschließt und Isolationsgräben (STI) zwischen der ersten (GR1) und der zweiten Guard-Ring-Struktur und gegebenenfalls zwischen der zweiten Guard-Ring-Struktur und den weiteren Diffusionsbereichen sowie gegebenenfalls zwischen den weiteren Diffusionsbereichen nach dem Ausbilden der Zonen der ESD-Struktur (E), den Guard-Ring-Strukturen (GR1) und den gegebenenfalls weiteren Diffusionsbereichen erzeugt werden.
Verfahren nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass beim Ausbilden der Isolationsgräben (STI) die Substratbereiche zwischen den Zonen der ESD-Struktur (E) und die Substratbereiche zwischen der ESD-Struktur (E) und der ersten Guard-Ring-Struktur (GR1) abgedeckt werden und im wesentlichen unverändert bleiben.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Guard-Ring-Struktur (GR1) mit einem Abstand kleiner 30 μm, insbesondere von etwa 10 μm, beabstandet zu der ESD-Struktur im Substrat (S) ausgebildet wird.
Verfahren zum Herstellen eines integrierten Schaltkreises, mit einem Halbleiter-Bauelelemt, welches nach einem der Ansprüche 1 bis 10 ausgebildet wird, und eine Logikschaltung in dem Substrat (S) ausgebildet wird, die durch einen im Substrat (S) erzeugten Isolationsgaben (STI) von einer Guard-Ring-Struktur (STI) isoliert wird.
Halbleiter-Bauelement mit einer ESD-Struktur für Signalein- und Signalausgänge (I/O), wobei die ESD-Struktur (E) Zonen eines ersten und eines zweiten Leitungstyps aufweist, die in einem Substrat (S) angeordnet sind, und mit einer ersten Guard-Ring-Struktur (GR1), die die ESD-Struktur (E) ringförmig umschließt, wobei sowohl die Zonen der ESD-Struktur (E) voneinander als auch die ESD-Struktur (E) von der ersten Guard-Ring-Struktur (GR1) durch erste bzw. zweite Substratbereiche getrennt sind.
Halbleiter-Bauelement nach Anspruch 12, dadurch gekennzeichnet, dass erste Diffusionsbereiche beabstandet zum ersten Guard-Ring-Struktur (GR1) auf der der ESD-Struktur (E) abgewandten Seite der ersten Guard-Ring-Struktur (GR1) im Substrat (S) angeordnet sind und zwischen den ersten Diffusionsbereichen und der Guard-Ring-Struktur (GR1) ein Isolationsgraben (STI) ausgebildet ist.
Halbleiter-Bauelement nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass eine zweite Guard-Ring-Struktur im Substrat (S) ausgebildet ist, die die erste Guard-Ring-Struktur ringförmig umschließt, wobei die beiden Guard-Ring-Strukturen (GR1) durch einen Isolationsgraben (STI) getrennt sind.
Halbleiter-Bauelement nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, dass die erste Guard-Ring-Struktur (GR1) mit einem Abstand kleiner 30 μm, insbesondere von etwa 10 μm, zur ESD-Struktur (E) im Substrat (S) angeordnet sind.
Integrierter Schaltkreis mit einem Halbleiter-Bauelement nach einem der Ansprüche 12 bis 15 und einer in dem Substrat (S) ausgebildeten Logikschaltung, die durch einen Isolationsgraben (STI) von einer Guard-Ring-Struktur (GR1) getrennt ist.