DE10006519B4 - MOSFET-Treibertransistor und Verfahren zum Herstellen desselben - Google Patents

MOSFET-Treibertransistor und Verfahren zum Herstellen desselben Download PDF

Info

Publication number
DE10006519B4
DE10006519B4 DE2000106519 DE10006519A DE10006519B4 DE 10006519 B4 DE10006519 B4 DE 10006519B4 DE 2000106519 DE2000106519 DE 2000106519 DE 10006519 A DE10006519 A DE 10006519A DE 10006519 B4 DE10006519 B4 DE 10006519B4
Authority
DE
Germany
Prior art keywords
driver transistor
diode
substrate
connection
doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE2000106519
Other languages
English (en)
Other versions
DE10006519A1 (de
Inventor
Jenö Dr. Tihanyi
Wolfgang Dr. Werner
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE2000106519 priority Critical patent/DE10006519B4/de
Publication of DE10006519A1 publication Critical patent/DE10006519A1/de
Application granted granted Critical
Publication of DE10006519B4 publication Critical patent/DE10006519B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
    • H03K17/08142—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

MOSFET-Treibertransistor zum Treiben einer induktiven Last (27), der sich in einer zu einem Substrat (29) umgekehrt dotierten Wanne (30) befindet, mit:
(a) einem Gate-Anschluss (4) zum Ansteuern des Treibertransistors (1);
(b) einem Drain-Anschluss (5) zum Anschließen der induktiven Last (27) an den Treibertransistor (1), wobei der Drain-Anschluss (5) über eine Kontaktleitung (32) mit einer am Boden der Wanne (30) befindlichen stark dotierten Schicht (31) verbunden ist;
(c) einem Source-Anschluss (6) zum Anschließen des Treibertransistors (1) an ein Referenzpotential;
(d) einer mit dem Source-Anschluss (6) direkt verbundenen Anschlusswanne (7, 36);
(e) einer durch den pn-Übergang zwischen der Anschlusswanne (7, 36) und der Wanne (30) gebildeten ersten Diode (8);
(f) einer durch den pn-Übergang zwischen dem Substrat (29) und der stark dotierten Schicht (31) gebildeten zweiten Diode (13);
(g) einer durch den pn-Übergang zwischen einer auf der Unterseite des Substrats (29) vorgesehenen dünnen Dotierungsschicht (34) und dem Substrat (29) gebildeten dritten Diode (14), wobei die dünne Dotierungsschicht (34) eine durch Implantation geschädigte Kristallstruktur, die nur teilweise ausgeheilt ist, aufweist;
(h) einem mit der dünnen Dotierungsschicht (34) verbundenen Substratanschluss (35);
(i) wobei die dritte Diode (14) antiseriell zu der zweiten Diode (13) verschaltet ist und in Sperrrichtung betrieben einen hohen Leckstrom aufweist.

Description

  • Die Erfindung betrifft einen auf einem Substrat integrierten MOSFET-Treibertransistor zum Treiben einer induktiven Last, sowie ein Verfahren zu dessen Herstellung.
  • Aus der EP 0 556 743 A1 ist ein Transistor mit den strukturellen Merkmalen a–f des Hauptanspruchs 1 bekannt.
  • Die US 5,200,638 beschreibt das Vorsehen einer weiteren Diode auf der Unterseite des Substrats bei verschiedenen Transistortypen, die die strukturellen Merkmalen a, c–e und h des Anspruchs 1 aufweisen.
  • 1 zeigt eine Treiberschaltung nach dem Stand der Technik (sog. interner Stand der Technik).
  • Die Treiberschaltung besteht dabei aus zwei Transistoren T1, T2, die jeweils über Gate-Anschlüsse G1, G2 angesteuert werden. Die beiden Treibertransistoren sind bei der in 1 dargestellten Ausführungsform selbstsperrende N-Kanal-MOSFETS. Der BODY-Anschluss der beiden Treiber-MOSFETS T1, T2 ist jeweils über eine Diode D1 mit dem Drainanschluss des Treibertransistors verbunden und direkt elektrisch mit dem jeweils zugehörigen Source-Anschluss kurzgeschlossen. Der Source-Anschluss des Treibertransistors T2 liegt an dem Drain-Anschluss des Treibertransistors T1. Der Drain-Anschluss des Treibertransistors T2 liegt an der Versorgungsspannung VCC an, und der Substratanschluss des Treibertransistors T1 ist direkt mit Masse verbunden. Der Drain-Anschluss des Treibertransistors T1 und der Source-Anschluss des Treibertransistors T2 bilden den Ausgang A der Treiberschaltung, an dem die zu treibende Last L angeschlossen wird.
  • 2 zeigt eine Schnittansicht durch einen Halbleiterwafer, in dem der in 1 dargestellte Treibertransistor T1 innerhalb einer n-dotierten Wanne integriert ist. Die n-dotierte Wanne ist mit p+-dotierten Isolationsringen umgeben. Die p+-dotierten Isolationsringe dienen der Isolation des in der n-Wanne integrierten Treibertransistors T1 von den übrigen Schaltungskomponenten der integrierten Schaltung. Die p+-dotierten Isolationsringe sind beispielsweise mit Bor dotiert. Am Boden der n-dotierten Wanne befindet sich ein stark n-dotierter Bereich, der den Drain-Anschluss D des Treibertransistors T1 bildet. Der stark n-dotierte n- Anschlussbereich am Boden der n-dotierten Wanne ist über einen n+-dotierten Kontaktierungsbereich mit der Oberfläche des Halbleiterwafers zur Kontaktierung des Drain-Anschlusses D verbunden. Die n-dotierte Wanne befindet sich auf dem p-dotierten Halbleitersubstrat. Auf der Rückseite des Wafers befindet sich eine Metallschicht zur Kontaktierung des p-dotierten Substrats als Substratanschluss. Die Metallschicht besteht dabei beispielsweise aus Aluminium, Titan oder Nickel. Wie man aus 2 erkennen kann, besteht zwischen dem n+-dotierten Drain-Anschlussbereich D und dem p-dotierten Substrat eine parasitäre Diode D2, die in dem Ersatzschaltbild in 1 ebenfalls dargestellt ist.
  • Beim Abschalten einer induktiven Last L durch die in 1 und 2 dargestellte Treiberschaltung kann es zu einer Fehlfunktion der integrierten Schaltung kommen, da das Substrat ein negatives Potential annimmt und somit Elektronen zu anderen Bauelementen auf dem Halbleiterwafer diffundieren können.
  • Beim Abschalten einer induktiven Last L, durch Abschalten des Treibertransistors T1 und Sperren des Treibertransistors T2, entsteht aufgrund von Selbstinduktion in der Last L ein Querstrom IQ, durch den der Drain-Anschluss D des Treibertransistors T1 auf ein negatives Potential gezogen wird. Über die parasitäre Diode D2 fließt dann aus dem p-dotierten Substrat ein Strom in Durchlaßrichtung, wodurch es zu einem Spannungsabfall an der Diode D2 kommt und Elektronen in das p-dotierte Substrat injiziert werden. Je höher der Spannungsabfall an der parasitären Diode D2 ist, desto größer ist die Menge der in das p-dotierte Substrat injizierten Elektronen. Das p-dotierte Substrat liegt über die Metallschicht Me an Masse an. Ein Teil der injizierten Elektronen fließt über die Metallschicht Me ab. Ein anderer Teil der injizierten Elektronen diffundiert lateral zu weiteren auf dem Halbleiterwafer integrierten Schaltungen, wodurch es zu Fehlfunktionen auf dem Halbleiterchip kommen kann.
    •
  • Es ist daher die Aufgabe der vorliegenden Erfindung, einen integrierten Treibertransistor zu schaffen, der die Injektion von Ladungsträgern in das Halbleitersubstrat bei einem Schalten der Last weitestgehend verhindert.
  • Diese Aufgabe wird erfindungsgemäß durch einen Treibertransistor mit den in Patentanspruch 1 angegebenen Merkmalen sowie durch Herstellungsverfahren mit den Merkmalen der Ansprüche 5 oder 6 gelöst.
  • Die Erfindung schafft einen MOSFET-Treibertransistor zum Treiben einer induktiven Last, mit den im Patentanspruch 1 angegebenen Merkmalen.
  • Die Grundidee des erfindungsgemäßen Treibertransistors besteht darin, das Potential des Substrats beim Schalten der Last derart zu verändern, daß keine Ladungsträger in das Substrat injiziert werden. Dies wird durch Vorsehen der dritten Diode zwischen dem Substrat und dem Substratanschluss erreicht.
  • Bevorzugte Ausführungsformen des erfindungsgemäßen MOSFET-Treibertransistors sind in den Unteransprüchen angegeben.
  • Der Substratanschluss wird dabei vorzugsweise durch eine Metallschicht gebildet.
  • Bei einer besonders bevorzugten Ausführungsform ist der Treibertransistor ein DMOS.
  • Die Wanne, in der sich der Treibertransistor befindet, ist dabei vorzugsweise mit stark dotierten Isolationsringen versehen, die eine zu der Wanne umgekehrte Dotierung aufweisen.
  • Dabei wird die dünne Dotierungsschicht vorzugsweise durch Implantation von Phosphorionen dotiert.
  • Die durch die Innenimplantation geschädigte Kristallstruktur der Dotierungsschicht wird dabei vorzugsweise durch anschließendes schwaches Tempern bei einer niedrigen Tempertemperatur lediglich teilweise wiederhergestellt, so daß hohe Leckströme durch die Dotierungsschicht hindurchtreten können, wenn die dritte Diode in Sperrichtung betrieben wird.
  • Die Tempertemperatur liegt dabei vorzugsweise zwischen 400°C und 700°C.
  • Im weiteren werden bevorzugte Ausführungsformen des erfindungsgemäßen Treibertransistors unter Bezugnahme auf die beigefügten Figuren zur Erläuterung erfindungswesentlicher Merkmale beschrieben.
    •
  • Es zeigen:
  • 1 ein Schaltbild einer Treiberschaltung nach dem Stand der Technik (sogenannter interner Stand der Technik);
  • 2 eine Schnittansicht durch einen Halbleiterwafer, auf dem ein Treibertransistor nach dem Stand der Technik (sogenannter interner Stand der Technik) integriert ist;
  • 3 eine Treiberschaltung mit einem Treibertransistor gemäß der Erfindung;
  • 4 eine Schnittansicht durch einen Halbleiterwafer, in dem ein Treibertransistor gemäß der Erfindung integriert ist;
  • 5 eine Stromkennlinie einer in dem erfindungsgemäßen Treibertransistor enthaltenen Diode mit hohem Leckstrom.
  • 3 stellt ein Schaltbild einer Treiberschaltung mit dem erfindungsgemäßen Treibertransistor dar. Der erfindungsgemäße Treibertransistor 1 weist einen Steueranschluss 2 zum An schluss einer Steuerleitung 3 an das Gate 4 des Treibertransistors 1 auf. Der Treibertransistor 1 ist bei der in 3 gezeigten Ausführungsform ein selbstsperrender p-Kanal-MOSFET, der einen Drain-Anschluss 5, einen Source-Anschluss 6 und einen BODY-Anschluss 7 aufweist. Zwischen dem BODY-Anschluss 7 und dem Drain-Anschluss 5 ist eine Diode 8 wirksam. Der BODY-Anschluss 7 und der Source-Anschluss 6 sind über eine Leitung 9 kurzgeschlossen und liegen über eine Leitung 10 an einem Referenzpotential, beispielsweise Masse an. Der Drain-Anschluss 5 des MOSFETs ist über eine interne Leitung 11 mit dem Ausgangsanschluss 12 des erfindungsgemäßen Treibertransistors 1 verbunden. Zwischen der Leitung 11 und dem Referenzpotential liegen zwei antiseriell geschaltete Dioden 13, 14. Zwischen den beiden Dioden 13, 14 befindet sich ein Potentialknoten 15, der durch das Substrat des Halbleiterwafers gebildet wird. Die Kathoden der beiden Dioden 8, 13 sind mit dem Drain-Anschluss 5 des MOSFETs verbunden. Die Anoden der beiden antiseriell verschalteten Dioden 13, 14 werden durch das Halbleitersubstrat gebildet, auf dem der erfindungsgemäße Treibertransistor 1 integriert ist. Dabei ist die Diode 13 eine parasitäre Diode zwischen dem stark dotierten Drain-Anschluss 5 und dem Halbleitersubstrat. Die Kathode der Diode 14 liegt über eine Leitung 16 an dem Referenzpotential, beispielsweise Masse an.
  • Die in 3 dargestellte Treiberschaltung weist neben dem erfindungsgemäßen Treibertransistor 1 einen weiteren MOSFET auf. Der MOSFET besitzt einen Gate-Anschluss 17, einen Drain-Anschluss 18, einen Substratanschluss 19 und einen Source-Anschluss 20. Der Substratanschluss 19 und der Source-Anschluss 20 sind über eine Leitung 21 kurzgeschlossen. Zwischen dem Substratanschluss 19 und dem Drain-Anschluss 18 befindet sich eine Diode 22. Der Drain-Anschluss 18 wird über eine Leitung 23 mit einer Versorgungsspannung VCC versorgt. Der Gate-Anschluss 17 des selbstsperrenden p-Kanal-MOSFETs wird über eine Steuerleitung 24 angesteuert. Der Source-Anschluss 20 des MOSFETs ist über eine Leitung 25 mit dem Drain-Anschluss 5 des erfindungsgemäßen Treibertransistors 1 verbunden.
  • An dem Ausgang 12 des Treibertransistors 1 liegt über eine Leitung 26 die zu treibende Last 27 an. Der andere Anschluss der Last 27 ist über eine Leitung 28 mit dem Referenzpotential, beispielsweise Masse, verbunden.
  • 4 zeigt eine Schnittansicht durch einen Halbleiterwafer zur Darstellung einer besonders bevorzugten Ausführungsform des erfindungsgemäßen Treibertransistors 1, wie er in 3 dargestellt ist.
  • Der Halbleiterwafer besteht aus einem p-dotierten Halbleitersubstrat 29, auf der sich eine n-dotierte Wanne 30 zur Aufnahme der MOSFET-Treibertransistorstruktur befindet. Der Drain-Anschluss 5 des Treibertransistors 1 wird durch eine am Boden der n-dotierten Wanne 30 befindliche, stark n-dotierte Schicht 31 gebildet. Der stark n-dotierte Bereich 31 ist über eine stark n-dotierte Kontaktleitung 32 mit der Oberfläche des Halbleiterwafers zur Kontaktierung des Drain-Anschlusses verbunden. In der n-dotierten Wanne 30 sind p-dotierte Wannen 36 vorgesehen, die den BODY-Anschluss 7 des Treibertransistors 1 bilden. Der n-dotierte Wannenbereich 30 ist mit stark p-dotierten Isolationsringen 33 umgeben. Die Isolationsringe 33 isolieren den im n-dotierten Wannenbereich 30 integrierten Treibertransistor von den übrigen Bauelementen auf dem Halbleiterwafer. Die Isolationsringe 33 sind vorzugsweise mit Borionen dotiert. Auf der Unterseite des p-dotierten Substratbereichs 29 ist eine n-dotierte Schicht 34 vorgesehen. Die n-dotierte Schicht 34 befindet sich zwischen dem p-dotierten Halbleitersubstrat 29 und einer Metallschicht 35 zur Ausbildung des Substratanschlusses. Die Dotierungsschicht 34 ist mit einem Dotierungsstoff dotiert, der vom entgegengesetzten Leitfähigkeitstyp ist wie der Dotierungsstoff, mit dem das Halbleitersubstrat 29 dotiert ist. Die Dotierung der Schicht 34 erfolgt dabei vorzugsweise durch Innenimplantation von n-Dotierungsstoffen, insbesondere Phosphorionen. Die Dicke der Dotierungsschicht 34 beträgt vorzugsweise mindestens 0,1 μm. Die durch die Innenimplantation geschädigte Kristallstruktur der Dotierungsschicht 34 wird durch anschließendes schwaches Tempern bei einer niedrigen Tempertemperatur bewußt nur teilweise wiederhergestellt, so daß hohe Leckströme durch die Dotierungsschicht 34 hindurchtreten können. Die Tempertemperatur liegt dabei vorzugsweise bei einem relativ niedrigen Wert zwischen 400°C und 700°C.
  • Wie man aus 4 erkennen kann, bildet der pn-Übergang zwischen den p-dotierten Wannen 36 und der n-dotierten Wanne 30 die Diode 8 (D1) in dem in 3 gezeigten Schaltbild.
  • Der pn-Übergang zwischen dem p-dotierten Halbleitersubstrat 29 und der n-dotierten Dotierungsschicht 34 bildet die in 3 gezeigte Diode 14 (D3). Der pn-Übergang zwischen dem p-dotierten Halbleitersubstrat 29 und der n-dotierten Schicht 31 bildet die in 3 dargestellte Diode 13 (D2). Die beiden pn-Übergänge 13, 14 sind antiseriell verschaltet.
  • 5 zeigt eine Stromdurchlaßkennlinie der Diode 14 innerhalb des erfindungsgemäßen Treibertransistors 1. Die Diode 14 wird durch den pn-Übergang zwischen dem p-dotierten Halbleitersubstrat 29 und der n-dotierten Schicht 34 gebildet.
  • Wie man aus 5 erkennen kann, weist die Diode 14 im Durchlaßbereich, d.h. bei einer positiven Spannung U, eine normale Stromflußkennlinie auf.
  • Bei einer negativen Spannung U weicht jedoch die in 5 dargestellte Stromkennlinie von dem gewöhnlichen Verlauf einer Diodenkennlinie ab. Die Stromkennlinie weist im Sperrbe reich einen hohen Leckstrom auf, um das Substrat 29 gut an die Metallschicht 35 zu koppeln.
  • Bei der Herstellung der Dotierungsschicht 34 wird die durch Implantation geschädigte Kristallstruktur nur teilweise ausgeheilt, indem man eine relativ niedrige Tempertemperatur von 400 bis 700°C anlegt, so daß das Kristallgitter teilweise gestört bleibt. Durch diese Kristallgitterstörungen wird der relativ hohe Leckstrom in Sperrichtung bei der Diode 14, die durch den pn-Übergang zwischen dem Substrat 29 und der Dotierungsschicht 34 gebildet wird, hervorgerufen.
  • Durch das Vorsehen der Dotierungsschicht 34 und somit der Diode 14 wird eine Injektion von Elektronen ausgehend von dem Drain-Anschlussbereich 31 in das p-dotierte Substrat 29 weitestgehend verhindert.
  • Durch Anlegen einer logischen 1 an die Steuerleitung 3 und einer logischen 0 an die Steuerleitung 24 wird der MOSFET des erfindungsgemäßen Treibertransistors 1 durchgeschaltet, während der zwischen dem Drain-Anschluss 5 und dem Spannungsversorgungsanschluss 23 befindliche p-Kanal-MOSFET gesperrt wird.
  • Das Durchschalten des Treibertransistors 1 schaltet die Last 27 über die Leitung 26 und den Ausgangsanschluss 12 des Treibertransistors auf Masse. Da die Last eine induktive Last ist, wird durch Selbstinduktion ein Querstrom IQ in der Leitung 11 erzeugt. Der Drain-Anschluss 5 bzw. Drain-Anschlussbereich 31 werden hierdurch auf ein negatives Potential gezogen. Die Diode 13 wird somit in Durchlassrichtung geschaltet, und es kommt zu einem Spannungsabfall an der Dio de 13 bzw. an dem pn-Übergang zwischen dem Halbleitersubstrat 29 und dem Drain-Anschlussbereich 31. Darüber hinaus kommt es zu einem relativ großen Spannungsabfall US selbst bei einem relativ niedrigen, in Sperrichtung fließenden Strom IS an der Diode 14. Durch diesen Spannungsabfall US der in Sperrichtung betriebenen Diode 14 wird das p-dotierte Halbleitersubstrat 29 auf ein negatives Potential gezogen. Das Potential des Halbleitersubstrats 29 folgt somit dem Potentialabfall des Drain-Anschlussbereichs 31, wodurch eine Injektion von Elektronen aus dem Drain-Anschlussbereich 31 in das p-dotierte Halbleitersubstrat 29 weitgehend verhindert wird. Der durch Ausschalten der induktiven Last 27 erzeugte Querstrom IQ fließt nicht in das Halbleitersubstrat 29 ab, sondern über die Diode 8 an Masse ab. Ein Stromfluß des durch Selbstinjektion erzeugten Querstroms IQ über das Halbleitersubstrat 29 zu weiteren Bauelementen, die auf dem Halbleiterwafer integriert sind, und daraus resultierende Fehlfunktionen werden durch Vorsehen der n-dotierten Schicht 34 und somit der Diode 14 verhindert. Die Diode 14 gewährleistet, daß bei einem Absinken des Spannungspotentials am Drain-Anschlussbereich 31 das Spannungspotential in dem Halbleitersubstrat 29 ebenfalls absinkt.
  • Die in 4 dargestellte Ausführungsform weist ein p-dotiertes Halbleitersubstrat 29 und eine n-dotierte Schicht 34 zur Ausbildung der Diode 14 auf. Bei einer alternativen Ausführungsform ist das Halbleitersubstrat 29 n-dotiert, die Schicht 34 p-dotiert, der Drain-Anschlussbereich 31 p+-dotiert, die Wanne 30 p-dotiert und der Isolationsring 33 n+-dotiert.

Claims (7)

  1. MOSFET-Treibertransistor zum Treiben einer induktiven Last (27), der sich in einer zu einem Substrat (29) umgekehrt dotierten Wanne (30) befindet, mit: (a) einem Gate-Anschluss (4) zum Ansteuern des Treibertransistors (1); (b) einem Drain-Anschluss (5) zum Anschließen der induktiven Last (27) an den Treibertransistor (1), wobei der Drain-Anschluss (5) über eine Kontaktleitung (32) mit einer am Boden der Wanne (30) befindlichen stark dotierten Schicht (31) verbunden ist; (c) einem Source-Anschluss (6) zum Anschließen des Treibertransistors (1) an ein Referenzpotential; (d) einer mit dem Source-Anschluss (6) direkt verbundenen Anschlusswanne (7, 36); (e) einer durch den pn-Übergang zwischen der Anschlusswanne (7, 36) und der Wanne (30) gebildeten ersten Diode (8); (f) einer durch den pn-Übergang zwischen dem Substrat (29) und der stark dotierten Schicht (31) gebildeten zweiten Diode (13); (g) einer durch den pn-Übergang zwischen einer auf der Unterseite des Substrats (29) vorgesehenen dünnen Dotierungsschicht (34) und dem Substrat (29) gebildeten dritten Diode (14), wobei die dünne Dotierungsschicht (34) eine durch Implantation geschädigte Kristallstruktur, die nur teilweise ausgeheilt ist, aufweist; (h) einem mit der dünnen Dotierungsschicht (34) verbundenen Substratanschluss (35); (i) wobei die dritte Diode (14) antiseriell zu der zweiten Diode (13) verschaltet ist und in Sperrrichtung betrieben einen hohen Leckstrom aufweist.
  2. MOSFET-Treibertransistor nach Anspruch 1, dadurch gekennzeichnet, dass der Substratanschluss (35) durch eine Metallschicht gebildet wird.
  3. MOSFET-Treibertransistor nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Treibertransistor (1) ein DMOS ist.
  4. MOSFET-Treibertransistor nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Wanne (30) mit stark dotierten Isolationsringen (33) versehen ist, die eine zu der Wanne (30) umgekehrte Dotierung aufweisen.
  5. Verfahren zur. Herstellung eines Treibertransistors nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Dotierungsschicht (34) durch Implantation von Phosphorionen dotiert wird.
  6. Verfahren zur Herstellung eines Treibertransistors nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die durch Innenimplantation geschädigte Kristallstruktur der Dotierungsschicht (34) durch ein anschließendes schwaches Tempern bei einer niedrigen Tempertemperatur lediglich teilweise wiederhergestellt wird, damit hohe Leckströme durch die Dotierungsschicht (34) hindurchtreten, wenn die dritte Diode (14) in Sperrichtung betrieben wird.
  7. Verfahren zur Herstellung eines Treibertransistors nach Anspruch 6, dadurch gekennzeichnet, dass die Tempertemperatur zwischen 400°C und 700°C liegt.
DE2000106519 2000-02-15 2000-02-15 MOSFET-Treibertransistor und Verfahren zum Herstellen desselben Expired - Fee Related DE10006519B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE2000106519 DE10006519B4 (de) 2000-02-15 2000-02-15 MOSFET-Treibertransistor und Verfahren zum Herstellen desselben

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2000106519 DE10006519B4 (de) 2000-02-15 2000-02-15 MOSFET-Treibertransistor und Verfahren zum Herstellen desselben

Publications (2)

Publication Number Publication Date
DE10006519A1 DE10006519A1 (de) 2001-08-23
DE10006519B4 true DE10006519B4 (de) 2004-03-11

Family

ID=7630864

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2000106519 Expired - Fee Related DE10006519B4 (de) 2000-02-15 2000-02-15 MOSFET-Treibertransistor und Verfahren zum Herstellen desselben

Country Status (1)

Country Link
DE (1) DE10006519B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004035745A1 (de) * 2004-07-23 2006-02-16 Infineon Technologies Ag Integrierter Schaltkreis

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3609629A1 (de) * 1985-04-01 1986-10-02 Sgs Microelettronica S.P.A., Catania Integrierte elektronische schaltung zum ansteuern von induktiven lasten
US5200638A (en) * 1989-12-28 1993-04-06 Mitsubishi Denki Kabushiki Kaisha A semiconductor device for extracting a signal used to monitor potential of a high voltage island at a low voltage island and method of manufacturing the same
EP0556743A1 (de) * 1992-02-17 1993-08-25 STMicroelectronics S.r.l. Vorrichtung mit Substratisolation
DE4411869A1 (de) * 1994-04-06 1995-10-12 Siemens Ag Integrierte Schaltungsanordnung zum Treiben einer induktiven Last
DE19928762C1 (de) * 1999-06-23 2000-11-23 Siemens Ag Schaltungsanordnung zur Verhinderung der Injektion von Minoritätsladungsträgern in das Substrat

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3609629A1 (de) * 1985-04-01 1986-10-02 Sgs Microelettronica S.P.A., Catania Integrierte elektronische schaltung zum ansteuern von induktiven lasten
US5200638A (en) * 1989-12-28 1993-04-06 Mitsubishi Denki Kabushiki Kaisha A semiconductor device for extracting a signal used to monitor potential of a high voltage island at a low voltage island and method of manufacturing the same
EP0556743A1 (de) * 1992-02-17 1993-08-25 STMicroelectronics S.r.l. Vorrichtung mit Substratisolation
DE4411869A1 (de) * 1994-04-06 1995-10-12 Siemens Ag Integrierte Schaltungsanordnung zum Treiben einer induktiven Last
DE19928762C1 (de) * 1999-06-23 2000-11-23 Siemens Ag Schaltungsanordnung zur Verhinderung der Injektion von Minoritätsladungsträgern in das Substrat

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004035745A1 (de) * 2004-07-23 2006-02-16 Infineon Technologies Ag Integrierter Schaltkreis
US7915676B2 (en) 2004-07-23 2011-03-29 Infineon Technologies Ag Integrated circuit
US8471337B2 (en) 2004-07-23 2013-06-25 Infineon Technologies Ag Integrated circuit

Also Published As

Publication number Publication date
DE10006519A1 (de) 2001-08-23

Similar Documents

Publication Publication Date Title
DE102004059620B4 (de) Halbleitervorrichtung
DE69616013T2 (de) Halbleiteranordnung vom hochspannungs-ldmos-typ
DE10137676B4 (de) ZVS-Brückenschaltung zum entlasteten Schalten
DE3720156A1 (de) Integrierte schaltung mit einem vertikal-mos
DE19918028A1 (de) Halbleiter-Bauelement
DE69329097T2 (de) Neue Anordnung für eine Vorrichtung mit vielen HV-LDMOS Transistoren und einer Schaltung innerhalb einer schwebenden Wanne
DE10223950B4 (de) MOS-Leistungstransistor
EP0052860B1 (de) Monolithisch integrierte Gleichrichter-Brückenschaltung
DE102007055290B4 (de) Halbleitervorrichtung
DE102011106041A1 (de) Abgeschirmter Pegelverschiebungstransistor
DE19534388B4 (de) IGBT-Transistorbauteil
DE10301693B4 (de) MOSFET-Schaltung mit reduzierten Ausgangsspannungs-Schwingungen bei einem Abschaltvorgang
DE3709124C2 (de) NPN-äquivalente Struktur mit erhöhter Durchschlagspannung
DE10006519B4 (de) MOSFET-Treibertransistor und Verfahren zum Herstellen desselben
DE4423733C2 (de) Integriertes Leistungs-Halbleiterbauelement mit Schutzstruktur
EP1259989B1 (de) Monolithisch integriertes halbleiterbauelement
DE102006055742B4 (de) Halbleiterbauelementanordnung mit mehreren zu einer Driftzone benachbart angeordneten Steuerelektroden
WO2000044031A2 (de) Leistungstransistoranordnung mit hoher spannungsfestigkeit
DE19502731C2 (de) Schaltungsanordnung zur Verpolsicherung bei integrierten Schaltungen
EP1245051B1 (de) Verpolungssicherer dmos-transistor
DE10301496B4 (de) Halbleiteranordnung mit p- und n-Kanal-Transistoren sowie Verfahren zu deren Herstellung
DE10326739B3 (de) Halbleiterbauelement mit Schottky-Metallkontakt
DE10117360B4 (de) Halbbrückenschaltung
DE102023123339A1 (de) DMOS-Transistor mit Schottky-Kontakt und Verfahren zu seiner Herstellung
DE10350162A1 (de) Halbleiterbauteil

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee