WO2000044031A2 - Leistungstransistoranordnung mit hoher spannungsfestigkeit - Google Patents

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    • H01L29/8083—Vertical transistors

Definitions

  • the present invention relates to a power transistor arrangement in which source zones, gate electrodes and a drain zone are provided in a semiconductor body in body zones.
  • the structure can preferably be designed as an up-drain structure, in which the drain zone is provided on the same side of the semiconductor body as the body and source zones, but the current flow leads through a buried, highly doped region in the semiconductor body.
  • a vertical structure can also be provided, in which the drain zone of the power transistor arrangement is arranged on the opposite side of the semiconductor body.
  • a gate electrode is arranged above a channel region of a MOS arrangement in the body zones, through which the charge carriers flow from the source zones of the MOS arrangement in the direction of the drain zone of the MOS arrangement.
  • the gate electrodes are used to control the charge carrier flow.
  • a partial element of the entire power transistor arrangement is thus a MOSFET, which is arranged on a surface of the semiconductor body. If an increasing drain voltage in the forward direction is applied to this MOSFET, a space charge zone forms in the channel region of the MOSFET, starting from the drain-side pn junction, until the breakdown voltage is finally reached.
  • the drain voltage of the MOSFET permitted in terms of stability and reliability is already reached beforehand.
  • the aim of the present invention is to avoid exceeding the permitted drain voltage of the MOSFET in a power transistor arrangement and to increase the blocking capability of the power transistor arrangement, so that a high dielectric strength of the arrangement is ensured.
  • a combination of a bipolar transistor with a JFET is also known from the prior art from US Pat. No. 4,835,596.
  • a low-voltage switch for example a DMOS transistor
  • a high-voltage switch for example a JFET
  • Transistors for example an n-channel transistor as used in any CMOS or BICMOS technology, and of a JFET transistor.
  • processes are used to prepare the assembly of the present invention largely Standardpro ⁇ . These processes are well known from the prior art.
  • a power transistor arrangement is produced which has body zones on one side of a semiconductor body, a highly doped source zone being embedded in each body zone.
  • the semiconductor body can consist of a uniform substrate or also of several layers, such as a substrate layer and one or more epitaxial layers.
  • a substrate is assumed, for example of the p type, on which at least one epitaxial layer of opposite conduction type is provided, for example of the n type.
  • the different body zones are separated from one another by regions which have the same conduction type as the epitaxial layer have, however, may have a higher doping concentration than the epitaxial layer. These areas are directly adjacent to two neighboring body zones.
  • Highly doped zones of the first conduction type extend into the areas of the first conduction type and into the adjacent body areas, thereby forming drain zones of MOSFETs in the body areas.
  • the channel regions of these MOSFETs lie in the region of the surface of the semiconductor body in the body zones and extend from the source zones to the highly doped zones.
  • Gate electrodes are attached above the channel areas.
  • the areas between the body zones now act on the one hand as a drift zone from the drain zone of the MOSFETs to the actually externally contacted drain zone of the entire power transistor arrangement, and on the other hand as a channel region of a JFET transistor, the body zones acting as gate electrodes of the JFET, the drain zone of the MOSFET as the source zone of the JFET and the drain zone of the power transistor arrangement as the drain zone of the JFET. So you get a monolithically integrated Series connection of a lateral standard MOSFET and a vertically arranged JFET in the form of a cascode.
  • the body zones and the areas between the body zones can now be designed in such a way, in particular by appropriately selecting their width, depth and doping, that the pinch-off voltage of the JFET is lower than the permitted drain voltage of the MOSFET.
  • the pinch-off voltage is reached, the channel region of the JFET is pinched off or freed from movable charge carriers and any further voltage rise then only drops at the JFET structure.
  • the MOSFET is designed as a 3 V standard n-channel MOSFET, the channel of the JFET and thus the line path must be cut off at a voltage of less than 3 V.
  • a 3 V standard n-channel MOSFET can be used to switch a voltage of 100 V, for example.
  • the arrangement proposed according to the invention in the form of a monolithically integrated cascode of a standard JFET with a standard MOSFET transistor also offers the advantage that, starting from a standard BICMOS process, separate optimization of the MOS arrangement and the JFET without additional process steps Arrangement can be made. This is made possible because the assembly is manufactured as mentioned thanks to the easily manageable standard processes from CMOS process technology.
  • the drain zone of the entire power transistor arrangement extends from the same surface of the semiconductor body into the semiconductor body as the body and source zone of the MOSFET.
  • a buried, highly doped layer is provided in the semiconductor body below the body zones and the areas between the body zones, which is connected to the drain zone of the power transistor arrangement and thus forms a low-resistance conduction path to the drain zone.
  • An up-drain structure is thus obtained for the entire power transistor arrangement comprising MOSFET and JFET.
  • the drain zone of the power transistor arrangement extends into the semiconductor body from another surface of the semiconductor body.
  • a vertical structure is thus obtained for the entire power transistor arrangement comprising MOSFET and JFET.
  • the body zone can be contacted by highly doped areas that are embedded in the source zone and are flush with the surface of the source zone. The contacting of the body zone is thus led through the source zone to the surface of the semiconductor body.
  • the contacts of the source zone and the body zone are connected to one another by a metallization in order to guarantee that the body zone can be kept at source potential.
  • Figure 1 monolithic combination of an n-channel MOSFET with a JFET as an up-drain structure
  • FIG. 1 Arrangement of FIG. 1 with alternative contacting
  • the special embodiment according to FIG. 1 shows the semiconductor body of a power transistor arrangement with an up-drain structure, an n-epitaxial layer 1 being produced on a p-substrate 15 and the arrangement having a highly doped n + drain zone 14 in the region of the upper surface 5 .
  • the semiconductor body also has a body zone 4, which in the present example has a p-type doping.
  • a highly doped source zone 6 with a doping of type n + is embedded in the body zone 4.
  • Areas 11 with a n-type doping are provided between two body zones. They form a drift zone 7 in the direction of the drain zone 14 of the power transistor arrangement and at the same time a channel region of a JFET.
  • highly doped n + zones 10 extend, the doping of which is that of the source zones 6 corresponds and which are produced simultaneously with the source zones 6.
  • the regions 11 have a doping which is less than the doping of the highly doped zones 10, but which can be greater than the doping of the epitaxial layer 1.
  • a doping in the range of 10 ⁇ per cm 2 can be used become.
  • the epitaxial layer usually has a doping in the range of 10 15 per cm 2 .
  • the width of the regions 11 can be selected in the range of a few ⁇ m, preferably between 0.2 ⁇ m and 2 ⁇ m, for example 1 ⁇ m, the entire arrangement having a width of a few ⁇ m. In a real power transistor arrangement, very many of these cells are arranged next to one another.
  • the highly doped zone 10 extends into the adjacent body zones 4 in the direction of the source zones 6 embedded in the body zones 4.
  • a channel region 8 thus arises between the highly doped zone 10 and the source zones 6, above which a gate electrode 9 is arranged in each case.
  • a buried, highly doped n + layer 2 is provided under the body zones 4 and the regions 11, which forms a conduction path to the drain zone 14.
  • the body zone 4 is contacted by the p-region 12.
  • the source zone 6 has a recess which is filled by a highly-doped p-region 12 which extends from the upper surface 5 of the semiconductor body into the body zone 4 extends.
  • a highly doped p-region 13 is arranged directly adjacent to the source zone 6 and extends into the body zone 4.
  • the source zone 6 here represents a delimited, highly doped n-region, which is delimited on two sides by highly doped p-regions 13, which extend into body zones 4 underneath.

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Abstract

Beschrieben wird eine Leistungstransistoranordnung mit einer Kaskoden-Reihenschaltung eines Standard-MOSFET und eines JFET, wobei die Bodyzonen des MOSFET und die Kanalregion des JFET so ausgelegt sind, daß bei Anlegen einer Spannung in Vorwärtsrichtung, die kleiner ist als die erlaubte Drainspannung des MOSFET, die Kanalzone in der Kanalregion des JFET abgeschnürt ist.

Description

Beschreibung
Leistungstransistoranordnung mit hoher Spannungsfestigkeit
Die vorliegende Erfindung betrifft eine Leistungstransistoranordnung, bei der in einem Halbleiterkörper in Bodyzonen eingebettete Sourcezonen, Gate-Elektroden sowie eine Drainzone vorgesehen ist. Die Struktur kann dabei bevorzugt als Up- Drain-Struktur ausgebildet sein, bei der die Drainzone auf derselben Seite des Halbleiterkörpers vorgesehen ist wie die Body- und Sourcezonen, der Stromfluß aber über ein vergrabenes hochdotiertes Gebiet im Halbleiterkörper führt. Alternativ kann auch eine vertikale Struktur vorgesehen sein, bei der die Drainzone der Leistungstransistoranordnung auf der gegenüberliegenden Seite des Halbleiterkörpers angeordnet ist.
Es ist jeweils eine Gate-Elektrode über einem Kanalbereich einer MOS-Anordnung in den Bodyzonen angeordnet, durch den die Ladungsträger von den Sourcezonen der MOS-Anordnung in Richtung Drainzone der MOS-Anordnung fließen. Die Gate- Elektroden dienen zur Steuerung des Ladungsträgerflusses.
Ein Teilelement der gesamten Leistungstransistoranordnung ist damit ein MOSFET, der an einer Oberfläche des Halbleiterkörpers angeordnet ist. Wird an diesen MOSFET eine zunehmende Drainspannung in Durchlaßrichtung angelegt, so bildet sich im Kanalgebiet des MOSFET ausgehend vom drainseitigen pn- Übergang eine Raumladungszone, bis schließlich die Durch- bruchsSpannung erreicht wird. Zuvor wird allerdings bereits die im Hinblick auf Stabilität und Zuverlässigkeit erlaubte Drainspannung des MOSFET erreicht. Ziel der vorliegenden Erfindung ist es, das Überschreiten der erlaubten Drainspannung des MOSFET bei einer Leistungstransistoranordnung zu vermei- den und dabei die Sperrf higkeit der Leistungstransistoranordnung zu erhöhen, so daß eine hohe Spannungsfestigkeit der Anordnung gewährleistet ist. Aus DE 195 34 154 ist bereits bekannt, daß zur Erzielung einer hohen Spannungsfestigkeit bei DMOS-Transistoren eine Kombination eines DMOS-Transistors mit einem JFET-Transistor ge- nutzt werden kann. Durch eine geeignete Dimensionierung des JFET kann dabei erreicht werden, daß die Pinch-Off-Spannung des JFET niedriger ist als die erlaubte Drainspannung des DMOS-Transistors. Bei Erreichen der Pinch-Off-Spannung am JFET wird damit ein weiterer Spannungsanstieg am DMOS- Transistor vermieden.
Aus dem Stand der Technik ist weiterhin aus US 4,835,596 eine Kombination eines Bipolar-Transistors mit einem JFET bekannt. Allgemein ist die Kombination eines Niedervoltschalters, bei- spielsweise eines DMOS-Transistors, mit einem Hochvoltschalter, beispielsweise eines JFETs, aus B. J. Baliga, Trends in Power Semiconductor Devices, IEEE Transactions on Electron Devices, Vol. 43, No. 10, October 1996, Seite 1717 bis 1731 bekannt.
Problematisch an den bisher bekannten Anordnungen aus dem Stand der Technik ist jedoch, daß sie nur mit relativ aufwendigen oder speziellen Verfahren hergestellt werden können.
Aufgabe der vorliegenden Erfindung ist es daher, eine Leistungstransistorordnung mit hoher Spannungsfestigkeit bereitzustellen, die auf möglichst einfache Weise herzustellen ist und in ihren Betriebseigenschaften möglichst weitgehend optimiert werden kann.
Diese Aufgabe wird gelöst durch die Merkmale des vorliegenden Anspruchs 1.
Die vorliegende Erfindung bietet die Vorteile einer ono- lithischen Integration eines lateralen Standard-MOSFET-
Transistors, beispielsweise eines n-Kanal-Transistors, wie er in jeder CMOS- oder BICMOS-Technologie verwendet wird, und eines JFET-Transistors . Somit können weitgehend Standardpro¬ zesse verwendet werden, um die Anordnung der vorliegenden Erfindung herzustellen. Diese Prozesse sind aus dem Stand der Technik hinreichend bekannt.
Es wird eine Leistungstransistoranordnung hergestellt, die auf einer Seite eines Halbleiterkörpers Bodyzonen aufweist, wobei in jede Bodyzone eine hochdotierte Sourcezone eingebettet ist. Der Halbleiterkörper kann dabei prinzipiell aus ei- nem einheitlichen Substrat oder auch aus mehreren Schichten, wie einer Substratschicht und einer oder mehrerer Epitaxieschichten, bestehen. In einer bevorzugten Ausführungsform der Erfindung wird von einem Substrat ausgegangen, beispielsweise vom Typ p, auf dem mindestens eine Epitaxieschicht entgegen- gesetzten Leitungstyps vorgesehen ist, beispielsweise vom Typ n. Die unterschiedlichen Bodyzonen sind dabei voneinander durch Gebiete getrennt, die denselben Leitungstyp wie die Epitaxieschicht aufweisen, die jedoch eine höhere Dotierungskonzentration als die Epitaxieschicht besitzen können. Diese Gebiete grenzen somit direkt an zwei benachbarte Bodyzonen an. Hochdotierte Zonen ersten Leitungstyps erstrecken sich in die Gebiete ersten Leitungstyps und in die angrenzenden Body- gebiete und bilden dabei Drainzonen von MOSFETs in den Body- gebieten. Die Kanalbereiche dieser MOSFETs liegen in den Bo- dyzonen im Bereich der Oberfläche des Halbleiterkörpers und reichen von den Sourcezonen zu den hochdotierten Zonen. Über den Kanalbereichen sind Gate-Elektroden angebracht.
Die Gebiete zwischen den Bodyzonen wirken nunmehr zum einen als Driftzone von der Drainzone der MOSFETs zu der tatsächlich extern kontaktierten Drainzone der gesamten Leistungstransistoranordnung, zum anderen als Kanalbereich eines JFET-Transistors, wobei die Bodyzonen als Gate-Elektroden des JFET wirken, die Drainzone des MOSFET als Sourcezone des JFET und die Drainzone der Leistungstransistoranordnung als Drainzone des JFET. Man erhält also eine monolithisch integrierte Reihenschaltung eines lateralen Standard-MOSFET und eines vertikal angeordneten JFET in Form einer Kaskode.
Die Bodyzonen und die Gebiete zwischen den Bodyzonen können nun so ausgelegt werden, insbesondere durch entsprechende Wahl ihrer Breite, Tiefe und Dotierung, daß die Pinch-Off- Spannung des JFET geringer ist als die erlaubte Drainspannung des MOSFET. Beim Erreichen der Pinch-Off-Spannung wird das Kanalgebiet des JFET abgeschnürt bzw. von beweglichen La- dungsträgern befreit und jeder weitere Spannungsanstieg fällt dann nur noch an der JFET-Struktur ab. Ist beispielsweise der MOSFET als 3 V Standard-n-Kanal-MOSFET ausgelegt, so muß der Kanal des JFET und damit der Leitungspfad bei einer Spannung kleiner 3 V abgeschnürt sein. So kann je nach Spannungsfe- stigkeit des JFET mit einem 3 V Standard-n-Kanal-MOSFET eine Spannung von beispielsweise 100 V geschaltet werden.
Im bisherigen Stand der Technik ist nur die Kombination eines JFET mit einem DMOS-Transistor bzw. einem Bipolar-Transistor bekannt. Eine solche Anordnung kann im Gegensatz zur vorliegenden Erfindung jedoch nicht mit den leicht beherrschbaren Standardverfahren beispielsweise der CMOS-Technologie hergestellt werden. Außerdem ermöglicht die vorliegende Erfindung wesentlich kürzere Gatelängen und damit weitaus geringere Ga- tekapazitäten, da sich im vorliegenden Fall im Gegensatz zu einer DMOS-Anordnung jedes Gate nur über den Kanalbereich erstreckt. Man erhält damit eine MOSFET-Transistoranordnung, die im Hinblick auf ihre Gatekapazität weitestgehend optimiert werden kann.
Die erfindungsgemäß vorgeschlagene Anordnung in Form einer monolithisch integrierten Kaskode eines Standard-JFET mit einem Standard-MOSFET-Transistor bietet außerdem den Vorteil, daß ausgehend von einem Standard-BICMOS-Prozeß ohne zusätzli- ehe Prozeßschritte eine separate Optimierung der MOS- Anordnung und der JFET-Anordnung erfolgen kann. Dies wird ermöglicht, da die Herstellung der Anordnung wie erwähnt durch die leicht beherrschbaren Standard-Verfahren aus der CMOS-Prozeßtechnik erfolgen kann.
In einer bevorzugten Ausführungsform erstreckt sich die Drainzone der gesamten Leistungstransistoranordnung von derselben Oberfläche des Halbleiterkörpers aus in den Halbleiterkörper wie die Body- und Sourcezone des MOSFET. Im Halbleiterkörper ist dabei unter den Bodyzonen und den Gebieten zwischen den Bodyzonen eine vergrabene hochdotierte Schicht vorgesehen, die mit der Drainzone der Leistungstransistoranordnung verbunden ist und damit einen niederohmigen Leitungspfad zur Drainzone bildet. Man erhält damit für die gesamte Leistungstransistoranordnung aus MOSFET und JFET eine Up-Drain-Struktur .
Alternativ kann jedoch auch vorgesehen sein, daß sich die Drainzone der Leistungstransistoranordnung von einer anderen Oberfläche des Halbleiterkörpers aus in den Halbleiterkörper erstreckt. Man erhält damit für die gesamte Leistungstransi- storanordnung aus MOSFET und JFET eine vertikale Struktur.
Zwischen der Drainzone und den Gebieten zwischen den Bodyge- bieten liegt dabei noch eine weitere Driftzone.
Zur Kontaktierung der unterschiedlichen Gebiete können prin- zipiell verschiedenste Anordnungen vorgesehen werden. Es kann beispielsweise eine Kontaktierung der Bodyzone durch hochdotierte Gebiete erfolgen, die in die Sourcezone eingebettet sind und mit der Oberfläche der Sourcezone bündig abschließen. Die Kontaktierung der Bodyzone wird somit durch die Sourcezone zur Oberfläche des Halbleiterkörpers geführt.
Alternativ kann jedoch auch vorgesehen werden, daß zur Kontaktierung der Bodyzone hochdotierte Gebiete vorgesehen sind, die im Bereich der Oberfläche des Halbleiterkörpers an die Sourcezone angrenzen und mit der Bodyzone verbunden sind. Die Kontaktierung der Bodyzone ist somit direkt neben der Sourcezone angeordnet. Eine gewisse Beeinflussung der Kanalweite durch das hochdotierte Kontaktgebiet kann dabei ohne größere Schwierigkeiten in Kauf genommen werden.
In beiden Fällen sind die Kontakte der Sourcezone und der Bo- dyzone durch eine Metallisierung miteinander verbunden, um zu garantieren, daß die Bodyzone auf Source-Potential gehalten werden kann.
Spezielle Ausführungsformen der vorliegenden Erfindung werden anhand der Figuren 1 und 2 sowie der nachfolgenden Beschreibung erläutert.
Es zeigen:
Figur 1: monolithische Kombination eines n-Kanal-MOSFET mit einem JFET als Up-Drain-Struktur
Figur 2: Anordnung nach Fig. 1 mit alternativer Kontaktierung
Die spezielle Ausführungsform nach Figur 1 zeigt den Halbleiterkörper einer Leistungstransistoranordnung mit einer Up- Drain-Struktur, wobei eine n-Epitaxieschicht 1 auf einem p- Substrat 15 erzeugt wurde und wobei die Anordnung im Bereich der oberen Oberfläche 5 eine hochdotierte n+-Drainzone 14 aufweist. Im Bereich dieser Oberfläche 5 weist der Halbleiterkörper auch eine Bodyzone 4 auf, die im vorliegenden Beispiel eine Dotierung vom Typ p besitzt. In die Bodyzone 4 ist eine hochdotierte Sourcezone 6 mit einer Dotierung von Typ n+ eingebettet.
Zwischen zwei Bodyzonen sind Gebiete 11 mit einer Dotierung vom Typ n vorgesehen. Sie bilden eine Driftzone 7 in Richtung zur Drainzone 14 der Leistungstransistoranordnung und gleichzeitig einen Kanalbereich eines JFET. In diese Gebiete 11 so- wie in die angrenzenden Bodyzonen 4 erstrecken sich ausgehend von der oberen Oberfläche 5 des Halbleiterkörpers hochdotierte n+-Zonen 10, deren Dotierung derjenigen der Sourcezonen 6 entspricht und die gleichzeitig mit den Sourcezonen 6 hergestellt werden. Die Gebiete 11 weisen eine Dotierung auf, die geringer ist als die Dotierung der hochdotierten Zonen 10, die jedoch größer sein kann als die Dotierung der Epitaxie- schicht 1. Für die Gebiete 11 kann beispielsweise eine Dotierung im Bereich von lO^ pro cm2 verwendet werden. Die Epitaxieschicht weist üblicherweise eine Dotierung im Bereich von 1015 pro cm2 auf. Die Breite der Gebiete 11 kann im Bereich einiger μm gewählt werden, bevorzugt zwischen 0,2 μm und 2 μm, beispielsweise bei 1 μm, wobei die gesamte Anordnung eine Breite von einigen μm aufweist. In einer realen Leistungstransistoranordnung sind sehr viele dieser Zellen nebeneinander angeordnet.
Die hochdotierte Zone 10 erstreckt sich in die angrenzenden Bodyzonen 4 in Richtung auf die in die Bodyzonen 4 eingebetteten Sourcezonen 6 zu. Zwischen der hochdotierten Zone 10 und den Sourcezonen 6 entsteht somit ein Kanalbereich 8, über dem jeweils eine Gate-Elektrode 9 angeordnet ist.
Unter den Bodyzonen 4 und den Gebieten 11 ist eine vergrabene hochdotierten n+-Schicht 2 vorgesehen, die einen Leitungspfad zur Drainzone 14 bildet.
Die Kontaktierung der Bodyzone 4 erfolgt im vorliegenden Beispiel durch das p-Gebiet 12. Die Sourcezone 6 weist dabei eine Aussparung auf, die durch ein hochdotiertes p-Gebiet 12 ausgefüllt wird, das sich von der oberen Oberfläche 5 des Halbleiterkörpers bis in die Bodyzone 4 erstreckt.
In einer alternativen Ausführungsform gemäß Figur 2 kann zur Kontaktierung vorgesehen sein, daß direkt angrenzend an die Sourcezone 6 ein hochdotiertes p-Gebiet 13 angeordnet ist, das sich in das Bodyzone 4 erstreckt. Die Sourcezone 6 stellt hierbei ein abgegrenztes, hochdotiertes n-Gebiet dar, das auf zwei Seiten von hochdotierten p-Gebieten 13 begrenzt wird, welche sich in darunterliegende Bodyzonen 4 erstrecken.

Claims

Patentansprüche
1. Leistungstransistoranordnung aus einem Halbleiterkörper mit
- einem Substrat (15) ,
- Bodyzonen (4) zweiten Leitungstyps, die durch Gebiete (11) des ersten Leitungstyps voneinander getrennt sind, wobei sich die Gebiete (11) und die Bodyzonen (4) von einer ersten Oberfläche (5) des Halbleiterkörpers aus in den Halbleiterkörper erstrecken, und wobei in jede Bodyzone (4) eine hochdotierte Sourcezone (6) ersten Leitungstyps eingebettet ist, die sich von der ersten Oberfläche (5) des Halbleiterkörpers aus in die Bodyzone (4) erstreckt,
- hochdotierte Zonen (10) ersten Leitungstyps, die dieselbe Dotierung aufweisen wie die Sourcezonen (6) und sich von der ersten Oberfläche (5) des Halbleiterkörpers aus in die Gebiete (11) und die angrenzenden Bodyzonen (4) erstrecken,
- Kanalbereiche (8) in jeder der Bodyzonen (4), die zwischen der Sourcezone (6) und den hochdotierten Zonen (10) liegen,
- Gate-Elektroden (9), die sich jeweils über einen Kanalbe- reich (8) erstrecken und mit einer Bodyzone (4), Sourcezone
(6) und einer hochdotierten Zone (10) eine MOSFET-Anordnung bilden,
-Drainzonen (14) ersten Leitungstyps, die sich von einer Oberfläche (3, 5) in den Halbleiterkörper erstrecken, wobei die Bodyzonen (4) und die Gebiete (11) ersten Leitungstyps so ausgelegt sind, daß bei Anlegen einer Spannung in Vorwärtsrichtung, die kleiner ist als die erlaubte Drainspannung der MOSFET-Anordnung, die Kanalzone in den Gebieten (11) abgeschnürt ist.
2. Leistungstransistoranordnung nach Anspruch 1, wobei sich die Drainzone (14) von der ersten Oberfläche (5) aus in den Halbleiterkörper erstreckt und ein vergrabenes hochdotiertes Gebiet (2) im Halbleiterkörper vorgesehen ist, das unter den Gebieten (10) und den Bodyzonen (4) angeordnet ist und mit der Drainzone (14) verbunden ist.
3. Leistungstransistoranordnung nach Anspruch 1, wobei sich die Drainzone (14) von einer zweiten Oberfläche (3) aus in den Halbleiterkörper erstreckt.
4. Leistungstransistoranordnung nach einem der Ansprüche 1 bis 3, wobei auf einem Substrat (15) zweiten Leitungstyps mindestens eine Epitaxieschicht (1) ersten Leitungstyps angeordnet ist und sich die Bodyzonen (4), die Sourcezonen (6), die Gebiete (11) und die hochdotierten Zonen (10) in die Epitaxieschicht (1) erstrecken,
5. Leistungstransistoranordnung nach Anspruch 4, wobei die Gebiete (11) ersten Leitungstyps eine höhere Dotierungskonzentration aufweisen als die Epitaxieschicht (1), jedoch eine geringere Dotierungskonzentration als die hochdotierten Zonen (10) .
6. Vertikale MOS-Transistoranordnung nach einem der Ansprüche 1 bis 5, wobei zur Kontaktierung der Bodyzonen (4) in die Sourcezonen (6) hochdotierte Gebiete (12) zweiten Leitungstyps eingebet- tet sind, die sich von der ersten Oberfläche (5) des Halbleiterkörpers aus bis zu den Bodyzone (4) erstrecken.
7. Vertikale MOS-Transistoranordnung nach einem der Ansprüche 1 bis 5, wobei zur Kontaktierung der Bodyzonen (4) hochdotierte Gebiete (13) zweiten Leitungstyps vorgesehen sind, die an die Sourcezonen (6) angrenzen und sich von der zweiten Oberfläche (5) des Halbleiterkörpers aus in die Bodyzonen (4) erstrek- ken.
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