DE102004035745A1 - Integrierter Schaltkreis - Google Patents

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Abstract

Die Erfindung betrifft einen integrierten Schaltkreis mit einem Halbleiterbauelement (10), umfassend ein erstes p-Gebiet (12) und ein an das erste p-Gebiet (12) angrenzendes erstes n-Gebiet (11), welche zusammen einen eine Durchbruchspannung aufweisenden ersten pn-Übergang bilden. Erfindungsgemäß ist ein weiteres an das erste p-Gebiet angrenzendes n-Gebiet oder ein weiteres an das erste n-Gebiet (11) angrenzendes p-Gebiet (13) vorgesehen, wobei das erste p- oder n-Gebiet (11) und das an dieses angrenzende weitere n- oder p-Gebiet (13) zusammen einen weiteren, eine weitere Durchbruchspannung aufweisenden pn-Übergang bilden, wobei der erste pn-Übergang und der weitere pn-Übergang derart miteinander verbunden sind bzw. verbindbar sind, dass bei einer Überlastung des Halbleiterbauelements aufgrund einer Strombelastung des ersten pn-Übergangs zunächst der weitere pn-Übergang durchbricht.

Description

  • Die Erfindung betrifft einen integrierten Schaltkreis nach dem Oberbegriff des Patentanspruchs 1.
  • Das Abkommutieren induktiver Lasten an Low-Side-Schaltern (Dissipation der Energie der Spulenlast nach dem Ausschalten des Transistors) erfolgt in der Regel über eine aktive Spannungsbegrenzung am Low-Side-Schalter. 6 zeigt beispielhaft eine Schaltungsanordnung gemäß dem Stand der Technik zum Abkommutieren einer induktiven Last L, bei der als Low-Side-Schalter ein DMOS-Leistungstransistor 1 eingesetzt ist.
  • In diesem Ausführungsbeispiel ist die induktive Last L einendseitig mit einer Betriebspotential führenden Leitung 3 verbunden. Die andere Seite der Last L ist mit einem Drain-Eingang D des DMOS-Leistungstransistors verbunden. Ein Source-Eingang des DMOS-Transistors ist mit einem Masseanschluss 2 verbunden. Es befindet sich jeweils eine als Spannungsteiler wirkende Zenerdiodenkette 4 mit den Zenerdioden Z1, Z2, Z3 bzw. Z4 zwischen Drain D und Gate G bzw. einem Gate-Source Widerstand RGS, die den Low-Side-Transistor 1 bei Ansteigen des Potentials am Drain D anschalten.
  • Neben der Belastung beim Abkommutieren schützen sich Low-Side-Schalter abhängig von der Größe selbst bis zu einer gewissen Belastung durch elektrostatische Entladungen (engl.: electrostatic discharge = ESD) nach HBM (Akronym für Human Body Model).
  • Angesichts der zunehmend härteren Anforderungen an die ESD Widerstandsfähigkeit auf IC Ebene (Akronym für Integrated circuit = integrierter Schaltkreis), etwa gegeben durch die Forderung nach Schutz gegen Pistolenentladungen nach IEC Norm (Entladenetzwerk etwa 150pF und 330Ω gegenüber 1,5kΩ und 100pF bei HBM; Normen: IEC 61000-4-2, JESD 22-A114-B), ist ein Selbstschutz des Low-Side-Schalters durch aktive Zenerung zunehmend schwierig bis unmöglich abhängig von der geforderten Festigkeit gegenüber Pistolenentladungen. Der Schutz des Low-Side-Schalters gegen ESD Belastung muss jedoch durch eine gesonderte ESD Struktur abgesichert werden. Dies steht jedoch im Widerspruch zur Forderung des Abkommutierens über den Low-Side-Schalter, da entweder die ESD Struktur oder die aktive Spannungsbegrenzung (engl.: active clamping) der Zenerkettenschaltung sowohl die Belastung beim Abkommutieren als auch im ESD Fall übernimmt.
    •
  • Der Erfindung liegt nunmehr die Aufgabe zugrunde, einen integrierten Schaltkreis mit einem einen pn-Übergang aufweisenden Halbleiterbauelement bereitzustellen, bei dem das Halbleiterbauelement gegen harte Strombelastungen wie etwa Pistolenentladungen geschützt ist, welcher nur einen geringen zusätzlichen Platzbedarf aufweist und welcher vergleichsweise kostengünstig herstellbar ist.
  • Diese Aufgabe wird durch einen integrierten Schaltkreis mit den Merkmalen des Patentanspruchs 1 gelöst.
  • Vorteilhafte Ausführungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Die Erfindung geht ganz allgemein von einem integrierten Schaltkreis (engl.: integrated circuit, abgekürzt IC) mit einem Halbleiterbauelement aus, welches ein erstes p-leitendes, insbesondere p-dotiertes, Gebiet und ein an das erste p-leitende bzw. p-dotierte Gebiet angrenzendes erstes n-leitendes, insbesondere n-dotiertes, Gebiet aufweist, wobei das erste n-leitende Gebiet und das erste p-leitende Gebiet zusammen einen eine Durchbruchspannung aufweisenden ersten pn-Übergang bilden. Als Halbleiterbauelemente auf die sich die Erfindung bezieht kommen folglich alle Arten von Dioden oder Transistoren (Bipolartransistoren, Feldeffekttranisoren etc.) in einem IC in Betracht. Die Anordnung des Halbleiterbauelements in einer Ebene (planare oder laterale Anordnung) oder dessen Erstreckung in die Tiefe (vertikale Anordnung) ist unerheblich, ebenso die Art des verwendeten Substratmaterials (Silizium, Germanium, Galliumarsenid, Saphir etc.).
  • Die Erfindung sieht nunmehr eine in den integrierten Schaltkreis integrierte Schutzdiode vor. Demgemäss ist ein weiteres an das erste p-leitende Gebiet angrenzendes n-leitendes Gebiet oder ein weiteres an das erste n-leitende Gebiet angrenzendes p-leitendes Gebiet vorgesehen. Das erste p- oder n-leitende Gebiet und das an dieses angrenzende weitere n- oder p-leitende Gebiet bilden zusammen einen weiteren, eine weitere Durchbruchspannung aufweisenden pn-Übergang. Es ist vorgesehen, dass der erste pn-Übergang und der weitere pn-Übergang derart miteinander verbunden sind bzw. verbunden werden können, dass bei einer Überlastung des Halbleiterbauelements aufgrund einer Strombelastung des ersten pn-Übergangs zunächst ein Durchbruch am weiteren pn-Übergang erfolgt und dass dieser weitere pn-Übergang den Strom soweit übernimmt, dass das Halbleiterbauelement nicht zerstört wird. Es sei hiermit noch einmal klargestellt, dass der erste pn-Übergang ebenfalls durchbrechen kann. Dessen Strombelastung wird aber so klein gehalten, dass das Halbleiterbauelement nicht zerstört wird.
  • Im Falle eines Low-Side-Transistors als Halbleiterbauelement ist demnach die ESD-Schutzdiode des zu schützenden Bauelements sowie die Energie dissipierende Struktur beim Abkommutiervorgang vereint. Somit umgeht man das Problem, dass der Low-Side-Transistor bei aktiver Klemmung den Strom im ESD-Fall übernimmt und durch Überlastung zerstört wird. Darüber hinaus entfällt in diesem Fall die aktive Spannungsbegrenzung (Klemmung) des Low-Side-Transistors mittels Zenerdiodenkette.
  • Es sei noch einmal ausdrücklich darauf hingewiesen, dass das erfindungsgemäße Prinzip auch bei High Side Schaltern anwendbar ist. Die erfindungsgemäße Schaltungsanordnung kann in je dem Fall eingesetzt werden, wo die zu dissipierende Energie zu hoch für das Halbleiterbauelement, insbesondere den Schalter, ist und wo es vermieden werden soll, die Chipfläche durch den Einsatz von getrennt zum Halbleiterbauelement (z.B. Schalter) parallel geschalteten Dioden wesentlich zu vergrößern.
  • Im einfachsten Fall, wenn der erste pn-Übergang (unmittelbar) parallel zu dem weiteren pn-Übergang geschaltet ist bzw. geschaltet werden kann, bietet es sich an, die weitere Durchbruchspannung kleiner als die erste Durchbruchspannung zu wählen. Auf diese Weise ist sichergestellt, dass der weitere pn-Übergang stets vor dem ersten pn-Übergang durchbricht. Spannungsabfälle an Leitungsstrecken oder sonstigen (insbesondere ohmschen) Widerständen brauchen dann nicht zur Dimensionierung der integrierten Schaltung herangezogen werden.
  • Erfindungsgemäß ist vorgesehen, dass innerhalb des ersten Gebiets vom p-Leitungstyp und/oder innerhalb des ersten n-leitenden Gebiets zusätzliche, insbesondere das aktive zu schützende Halbleiterbauelement definierende, n- und/oder p-leitende Gebiete angeordnet sind. Beispielsweise kann das zu schützende Bauelement eine äußere Wanne vom n-Leitungstyp aufweisen, deren Durchbruch zu einer inneren Wanne vom p-Leitungstyp zu schützen ist. Innerhalb der Wanne vom p-Leitungstyp können dann weitere Gebiete vom n- oder p-Leitungstyp angeordnet sein, die die aktive zu schützende Struktur definieren. Beispielhaft kann die zu schützende Struktur ein vertikaler MOS-Transistor (Akronym für metal oxide semiconductor) oder ein vertikaler npn-Bipolartransistor sein.
  • In einer besonders vorteilhaften Ausführungsvariante der Erfindung ist vorgesehen, dass das erste p- oder n-leitende Gebiet ein Basisgebiet eines (planaren oder vertikalen) Bipolartransistors und/oder ein Body-Gebiet eines (planaren oder vertikalen) Feldeffekttransistors und/oder ein Anoden- oder Kathodengebiet einer (planaren oder vertikalen) Diode ist.
  • Um den Platzbedarf auf dem Chip (oder der sonstigen Halbleitergeometrie) möglichst gering zu halten, ist erfindungsgemäß vorgesehen, dass der erste pn-Übergang und der weitere pn-Übergang einen gemeinsamen Anschlusskontakt (Anode oder Kathode der Schutzdiode) oder sogar zwei gemeinsame Anschlusskontakte (Anode und Kathode der Schutzdiode) aufweisen.
  • Um die Eigenschaften der integrierten Schutzdiode gezielt einstellen zu können, ist es erfindungsgemäß vorgesehen, dass das weitere n- oder p-leitende Gebiet (ggf. ebenso wie das erste p- oder n-leitende Gebiet des Halbleiterbauelements) mehrere Zonen (vorzugsweise gleichen Leitungstyps aber) unterschiedlicher Dotierkonzentrationen aufweist.
  • Aus dem gleichen Grund ist es erfindungsgemäß vorgesehen, dass
    das weitere n- oder p-Gebiet mehrere örtlich getrennte Teilgebiete umfasst.
  • Insbesondere kann die Höhe der Durchbruchspannung (und damit zusammenhängend der genaue Ort des Durchbruchs) des weiteren pn-Übergangs erfindungsgemäß durch die räumliche Ausdehnung der Zonen und/oder die räumliche Ausdehnung der Teilgebiete und/oder die räumliche Anordnung der Zonen zueinander und/oder die räumliche Anordnung der Teilgebiete zueinander und/oder die Dotierkonzentrationen der Zonen bzw. deren Verhältnis zueinander und/oder die Dotierkonzentrationen der Teilgebiete bzw. deren Konzentrationsverhältnisse zueinander und/oder die geometrische Gestalt der Zonen und/oder die geometrische Gestalt (rund, vieleckig) der Teilgebiete auf einen vorgegebenen Wert eingestellt werden.
  • Aus Platzgründen kann weiter vorgesehen sein, dass das weitere n- oder p-leitende Gebiet innerhalb des ersten p- oder n- leitenden Gebiets angeordnet ist und/oder von diesem umschlossen ist.
    •
  • Die Erfindung wird nunmehr anhand der Zeichnungen näher beschrieben. Es zeigen:
  • 1: drei Ausführungsbeispiele eines integrierten Schaltkreises mit einfacher erfindungsgemäßer Schutzdiode. Sämtliche Anschlüsse des Halbleiterbauelements und der Schutzdiode sind auf derselben Chipoberfläche realisiert,
    • a) das Halbleiterbauelement ist ein vertikaler npn-Bipolartransistor
    • b) das Halbleiterbauelement ist ein VDMOS-Feldeffekttransistor (Akronym für vertical double diffused MOS)
    • c) das Halbleiterbauelement ist ein LDMOS-Feldeffekttransistor (Akronym für lateral double diffused MOS)
  • 2: ein Ausführungsbeispiel eines integrierten Schaltkreises mit erfindungsgemäßer Schutzdiode basierend auf räumlich getrennten Teildioden. Sämtliche Anschlüsse des Halbleiterbauelements und der Schutzdiode sind auf derselben Chipoberfläche realisiert.
  • 3: zwei Ausführungsbeispiele eines integrierten Schaltkreises mit erfindungsgemäßer Schutzdiode deren Durchbruchspannung durch eine besondere geometrische Anordnung, räumliche Gestalt und Dotierung mehrerer p-leitender Zonen, Teilzonen bzw. Teilgebiete eingestellt ist. Sämtliche Anschlüsse des Halbleiterbauelements und der Schutzdiode sind auf derselben Chipoberfläche realisiert.
    • a) Schutzdiode basierend auf räumlich getrennten Teildioden mit einem p-Gebiet mit Zonen unterschiedlicher Dotierkonzentration.
    • b) Schutzdioden mit einem p-Gebiet mit Zonen unterschiedlicher Dotierkonzentration.
  • 4: ein Ausführungsbeispiel eines integrierten Schaltkreises mit erfindungsgemäßer Schutzdiode, deren pn-Übergang vollständig innerhalb einer ein erstes p-leitendes Gebiet definierenden Wanne eines Halbleiterbauelements angeordnet ist. Sämtliche Anschlüsse des Halbleiterbauelements und der Schutzdiode sind auf derselben Chipoberfläche realisiert.
  • 5: ein Ausführungsbeispiel eines integrierten Schaltkreises mit erfindungsgemäßer Schutzdiode, deren pn-Übergang durch eine stark n-leitende vergrabene Schicht und eine darunterliegende speziell p-dotierte Schicht eines p-leitenden Substrats gebildet ist. Sämtliche Anschlüsse des Halbleiterbauelements und der Schutzdiode sind auf derselben Chipoberfläche realisiert.
  • 6: eine Schaltungsanordnung zur Zenerung beim Abkommutieren einer Induktivität über einen Low-Side-Schalter (Stand der Technik).
  • Die 1a zeigt ein erstes Ausführungsbeispiel eines erfindungsgemäßen integrierten Schaltkreises. Der erfindungsgemäße integrierte Schaltkreis umfasst als aktives Halbleiterbauelement einen npn-Bipolartransistor 10 und eine Schutzdiode 9. Letztere ist dazu vorgesehen, den npn-Bipolartransistor 10 gegen Spannungsdurchbrüche zu schützen.
  • npn-Bipolartransistor 10 und Schutzdiode 9 sind im vorgestellten Ausführungsbeispiel gemäß der 1a in üblicher Siliziumtechnologie ausgeführt. Die Schaltungsanordnung befindet sich auf einem p-leitenden Substrat 19, einem Siliziumwafer oder dergleichen. Durch Ionenimplantation oder Diffu sion ist in das p-leitende Substrat 19 eine n+-leitende Einbettungsschicht 18, ein sog. buried layer, eingebracht. Auf diesem buried layer 18 befindet sich eine epitaktische n-leitende Schicht 11. Diese n-leitende Epitaxieschicht 11 ist als äußere n-leitende Wanne ausgebildet, in welche beispielsweise durch Ionenimplantation eine p-leitende Wanne 12 für das aktive Halbleiterbauelement, nämlich den npn-Bipolartransistor 10, eingebracht ist. Diese innere p-leitende Wanne 12 ist mit einer stark p-dotierten Basisanschlusszone 15 versehen, von welchem der Basisanschluss B abgeführt ist. In die p-Wanne 12 ist fernerhin durch Ionenimplantation oder Diffusion eine stark n-dotierte Emitterzone 14 als Anschluss für den Emitter E eingebracht. Der Kollektor C des npn-Transistors wird durch die n-leitende Epitaxieschicht 11 gebildet, deren Kontaktierung über die stark n-leitende Einbettungsschicht 18 und eine durch die n-leitende äußere Wanne 11 hindurch greifende stark n-dotierte Anschlusssäule 17 zum Kollektoranschluss C erfolgt.
  • Um eine Stromüberlastung durch Durchbruch von der die Basiszone bildenden inneren p-Wanne 12 auf die die Kollektorzone bildende äußere n-Wanne 11 zu verhindern, ist mit geringem Abstand zur p-Wanne 12 eine weitere p-leitende Wanne 13 in die n-leitende epitaktische Schicht 11 eingebracht. Diese weitere p-Wanne 13 ist zur Kontaktierung oberflächlich mit einer stark p-dotierten Anodenanschlusszone 16 versehen. Innere p-Wanne 13 und äußere n-Wanne 11 bilden einen pn-Übergang, also eine Diode 9. Die Anschlüsse (Anode A und Kathode K) dieser Diode 9 werden einerseits durch die Anodenanschlusszone 16 (für die Anode A) und andererseits durch die Einbettungsschicht 18 und die Säule 17 (für die Katode K) gebildet. Die Durchbruchspannung der weiteren p-Wanne 13 zur äußeren n-Wanne 11 ist kleiner gewählt als die Durchbruchspannung der inneren p-Wanne 12 der npn-Transistors 10 zur äußeren n-Wanne 11.
  • Zum Betrieb des npn-Bipolartransistors 10 ist die Anode A der Schutzdiode 9 derart mit dem Bipolartransistor 10 verschaltet (beispielsweise kann die Anode A der Schutzdiode 9 und der Emitter E des Bipolartransistors 10 auf gleichem Potenzial liegen), dass bei einer Überlastung des npn-Bipolartransistors 10 aufgrund einer Sperrpolung zwischen Basis B und Kollektor C ein Durchbruch 21 zwischen der weiteren p-Wanne 13 und der äußeren n-Wanne 11 erfolgt und nicht zwischen der inneren p-Wanne 12 des Bipolartransistors 10 und der äußeren n-Wanne 11.
  • Die beim Durchbruch 21 dissipierende Energie wird über dem Durchbruchstrompfad 20 zwischen der p-Wanne 13, der n-Wanne 11, dem n+-buried layer 18 und der n+-Säule 17 dissipiert. Eine Zerstörung des npn-Bipolartransistors 10 wird dadurch verhindert.
  • Die 1b zeigt ein zweites Ausführungsbeispiel eines erfindungsgemäßen integrierten Schaltkreises. Der erfindungsgemäße integrierte Schaltkreis umfasst als aktives Halbleiterbauelement einen VDMOS-Feldeffekttransistor 30 und eine den VDMOS-FET 30 (FET = Akronym für Feldeffekttransistor) gegen Spannungsdurchbrüche schützende integrierte Schutzdiode 29.
  • VDMOS-FET 30 und Schutzdiode 29 sind im vorgestellten Ausführungsbeispiel gemäß der 1b auf einem Siliziumwafer ausgeführt. Die Schaltungsanordnung befindet sich auf einem p-leitenden Siliziumsubstrat 39. Durch Ionenimplantation ist in das p–-leitende Substrat 39 eine n+-leitende Einbettungsschicht 38 (buried layer) eingebracht. Auf diesem buried layer 38 befindet sich wie im vorstehend beschriebenen Ausführungsbeispiel eine epitaktische n-leitende Schicht 31. Diese n-leitende Epitaxieschicht 31 stellt eine äußere n-Wanne dar, in welche (beispielsweise durch Ionenimplantation) zwei p-leitende Wannen 32.1, 32.2, sogenannte Bodies, für den FET 30 eingebracht sind. Diese p-leitenden Bodies 32.1, 32.2 sind mit stark p-dotierten Sourceanschlusszonen 34.1, 34.2 verse hen, von welchen Sourceanschlüsse S abgeführt sind. In die p-leitenden Bodies 32.1, 32.2 sind fernerhin durch Ionenimplantation oder Diffusion jeweils n+-dotierte einen Sourceanschluss festlegende Zonen 35.1, 35.2 eingebracht. Das Drain D wird durch die die n-leitende Epitaxieschicht 31 gebildet, deren Kontaktierung über die n+-leitende Einbettungsschicht 38 und eine durch die n-leitende Epitaxieschicht 31 hindurch greifende n+-dotierte Anschlusssäule 37 zum up-Drain Anschluss D erfolgt. Fernerhin ist ein zwei Gatekontakte 41, 42 umfassendes Gate G, G1, G2 vorgesehen.
  • Um einen Durchbruch von den p-Wannen 32.1, 32.2 auf die n-Wanne 31 zu verhindern, ist mit geringem Abstand zu den p-Wannen 32.1, 32.2 eine weitere p-leitende Wanne 33 in die n-leitende epitaktische Schicht 31 eingebracht. Diese weitere p-Wanne 33 ist zur Kontaktierung oberflächlich mit einer p+-dotierten Anodenanschlusszone 36 versehen. Die weitere p-Wanne 33 und die äußere n-Wanne 31 bilden einen die vorerwähnte Schutzdiode 29 definierenden pn-Übergang. Die Anschlüsse A, K dieser Schutzdiode 29 werden einerseits durch die Anodenanschlusszone 36 (für die Anode A) und andererseits durch die Einbettungsschicht 38 und die Säule 37 (für die Kathode K) gebildet.
  • Die Durchbruchspannung der weiteren p-Wanne 33 zur äußeren n-Wanne 31 ist kleiner gewählt als die Durchbruchspannung der p-Wannen 32.1, 32.2 zur äußeren n-Wanne 31.
  • Zum Betrieb des Feldeffekttransistors 30 ist die Anode A der Schutzdiode 29 derart mit dem Feldeffekttransistors 30 verschaltet (beispielsweise kann die Anode A der Schutzdiode 29 und dem Sourceanschluss S des Feldeffekttransistors 30 auf gleichem Potenzial liegen), dass bei einer Überlastung des Feldeffekttransistors 30 aufgrund einer Strombelastung zwischen Body 32.1, 32.2 und up-Drain D ein Durchbruch 41 zwischen der weiteren p-Wanne 33 und. der äußeren n-Wanne 31 er folgt und nicht zwischen den p-Bodies 32.1, 32.2 des Feldeffekttransistors 30 und der äußeren n-Wanne 31.
  • Die beim Durchbruch 41 dissipierende Energie wird über dem Durchbruchstrompfad 40 zwischen der p-Wanne 33, der n-Wanne 31, dem n+-buried layer 38 und der n+-Säule 37 dissipiert. Eine Zerstörung des Feldeffekttransistors 30 wird dadurch wirksam verhindert.
  • Die 1c zeigt ein drittes Ausführungsbeispiel eines erfindungsgemäßen integrierten Schaltkreises. Der erfindungsgemäße integrierte Schaltkreis umfasst als aktives Halbleiterbauelement einen LDMOS-Feldeffekttransistor 50 und eine den LDMOS-FET 50 gegen Spannungsdurchbrüche schützende integrierte Schutzdiode 49.
  • LDMOS-FET 50 und Schutzdiode 49 sind im vorgestellten Ausführungsbeispiel gemäß der 1c ähnlich wie der VDMOS-FET 30 und die Schutzdiode 29 entsprechend der 1b ausgeführt.
  • Die Schaltungsanordnung befindet sich auf einem p-leitenden Siliziumsubstrat 59. In das p–-leitende Substrat 59 ist ein n+-leitender buried layer 58 eingebracht. Auf diesem buried layer 58 befindet sich wie im vorstehend beschriebenen Ausführungsbeispiel eine epitaktische n-Schicht 51. In diese n-Epitaxieschicht 51 ist ein p-leitender Body 52 für den FET 50 eingebracht. Der Body 52 ist mit einer p+-dotierten Bodyanschlusszone 54 versehen, von welcher ein Sourceanschluss S abgeführt ist. In den Body 52 ist fernerhin eine n+-leitende Sourcezone 55 eingebracht. Es sind zwei Drainanschlüsse D1, D2 mit entsprechenden in die n-Epitaxieschicht 51 eingebrachten n+-Drainzonen 62, 57 vorgesehen. Auch ein Gate G mit Gatekontakt G1 ist vorgesehen.
  • Um einen Durchbruch von dem p-Body 52 auf die n-Wanne 51 zu verhindern, ist mit geringem Abstand zu den n+-Drainzonen 62, 57 eine weitere p-leitende Wanne 53 in die n-leitende epitak tische Schicht 51 eingebracht. Diese weitere p-Wanne 53 ist zur Kontaktierung oberflächlich mit einer p+-dotierten Anodenanschlusszone 56 versehen. Die weitere p-Wanne 53 und die äußere n-Wanne 51 bilden einen die vorerwähnte Schutzdiode 49 definierenden pn-Übergang. Die Anschlüsse A, K dieser Schutzdiode 49 werden einerseits durch die Anodenanschlusszone 56 (für die Anode A) und andererseits durch die Einbettungsschicht 58 und die Säule 57 (für die Kathode K) gebildet.
  • Die Durchbruchspannung der weiteren p-Wanne 53 zur äußeren n-Wanne 51 ist wie im vorigen Ausführungsbeispiel kleiner gewählt als die Durchbruchspannung der p-Wanne 52 zur äußeren n-Wanne 51.
  • Zum Betrieb des Feldeffekttransistors 50 ist die Anode A der Schutzdiode 49 wiederum derart mit dem Feldeffekttransistor 50 verschaltet (beispielsweise kann die Anode A der Schutzdiode 49 und der Sourceanschluss S des Feldeffekttransistors 50 wie im vorherigen Ausführungsbeispiel auf gleichem Potenzial liegen), dass bei einer Überlastung des Feldeffekttransistors 50 aufgrund einer Sperrpolung zwischen Body 52 und Drain D1, D2 ein Durchbruch 61 zwischen der weiteren p-Wanne 53 und der äußeren n-Wanne 51 erfolgt und nicht zwischen dem p-Body 52 des Feldeffekttransistors 50 und der äußeren n-Wanne 51.
  • Die beim Durchbruch 61 dissipierende Energie wird über dem Durchbruchstrompfad 60 zwischen der p-Wanne 53, der n-Wanne 51, dem n+-buried layer 58 und der n+-Säule 57 dissipiert. Eine Zerstörung des Feldeffekttransistors 50 wird auf diese Weise wirksam verhindert.
  • Im Falle einer (wie bisher vorgestellten) vertikalen Technologie mit integrierten Bauelementen (SMART Technologie), kann die Kontaktierung des Kollektors auch auf der Rückseite des Wafers erfolgen. Der schützende pn-Übergang kann dann als Teil des Randabschlusses gestaltet werden.
  • Innerhalb der äußeren n-Wanne können eine oder mehrere p-Wannen der aktiven Halbleiterstruktur liegen, die etwa in Form von Zellen oder Streifen angeordnet sein können (wie bei DMOS Transistoren üblich). Ebenso kann die integrierte Schutzdiode aus einer oder mehreren p-Wannen bestehen, die in beliebiger Anordnung zu den p-Wannen des aktiven Bauelements benachbart sein können.
  • Die 2 zeigt ein Ausführungsbeispiel, bei dem die integrierte Schutzdiode 69 mehrere p-Wannen 81.1, 82.2 umfasst.
  • Der erfindungsgemäße integrierte Schaltkreis gemäß der 2 umfasst als aktives Halbleiterbauelement 70 entweder einen npn-Bipolartransistor (wie der Schaltkreis gemäß 1a), einen Feldeffekttransistor oder eine Diode sowie eine Schutzdiode 69, welche dazu vorgesehen ist, das Halbleiterbauelement 70 gegen Spannungsdurchbrüche zu schützen.
  • Das Halbleiterbauelement 70 ist im vorgestellten Ausführungsbeispiel gemäß der 2 ähnlich wie der Feldeffekttransistor 30 entsprechend der 1b ausgeführt.
  • Die Schaltungsanordnung befindet sich auf einem p-leitenden Siliziumsubstrat 79. In das p–-leitende Substrat 79 ist ein n+-leitender buried layer 78 eingebracht. Auf diesem buried layer 78 befindet sich eine epitaktische n-Schicht 71. In diese n-Epitaxieschicht 71 sind zwei p-leitende Wannen 72.1, 72.2 für das Halbleiterbauelement 70 eingebracht. Diese Wannen 72.1, 72.2 können Bodies eines Feldeffekttransistors, Emitter/Basiszonen eines Bipolartransistors oder Anodenzonen einer Diode sein. Selbstverständlich können diese mit entsprechenden p+-dotierten Anschlusszonen versehen sein, von welchen entsprechende Sourceanschlüsse, Emitter- und Basisanschlüsse oder Anodenanschlüsse 74 abgeführt sind. Sonstige Gebiete/Zonen gleicher oder unterschiedlicher Dotierung und/oder Dotierkonzentrationen können vorgesehen sein, sind jedoch in der Zeichnung nicht dargestellt.
  • Kollektor, up-Drain oder Kathode des Halbleiterbauelements 70 ist durch die n-leitende Epitaxieschicht 71 gebildet, deren Kontaktierung über die n+-leitende Einbettungsschicht 78 und eine durch die n-leitende äußere Wanne 71 hindurch greifende n+-dotierte Anschlusssäule 77 zum Kollektor, up-Drain oder zur Kathode des aktiven Halbleiterbauelements 70 erfolgt. Der entsprechende Anschluss ist in der Zeichnungsfigur durch das Bezugszeichen 75 gekennzeichnet.
  • Um eine Strombelastung durch Durchbruch von den p-Wannen 72.1, 72.2 auf die n-Wanne 71 zu verhindern, sind mit geringem Abstand zu den p-Wanne 72.1, 72.2 zwei weitere p-leitende Wannen 73.1, 73.2 in die n-leitende epitaktische Schicht 71 eingebracht. Diese p-Wannen 73.1, 73.2 sind zur Kontaktierung jeweils oberflächlich mit einer stark p-dotierten Anodenanschlusszone 76.1, 76.2 versehen. Die beiden p-Wannen 73.1, 73.2 und die n-Wanne 71 bilden jeweils einen pn-Übergang, also Dioden 69.1, 69.2. Die Anschlüsse dieser Dioden 69.1, 69.2 werden einerseits durch die Anodenanschlusszonen 76.1, 76.2 (für die im Ausführungsbeispiel miteinander verbundenen Anoden A) und andererseits durch die Einbettungsschicht 78 und die Säule 77 (für die Kathode K) gebildet. Durch die elektrische Verbindung der Anoden der beiden Teildioden 69.1, 69.2 wird eine einzige Diode 69 gebildet.
  • Die Durchbruchspannung der weiteren p-Wannen 73.1, 73.2 zur äußeren n-Wanne 71 ist wiederum kleiner gewählt, als die Durchbruchspannung der p-Wannen 72.1, 72.2 zur äußeren n-Wanne 71.
  • Das Halbleiterbauelement 70 ist nunmehr extern mit der Anode A der Schutzdiode 69 verschaltet (beispielsweise können die Anode A der Schutzdiode 69 und der Emitter E des als Bipolartransistor ausgeführten Halbleiterbauelements 70 auf gleichem Potenzial liegen), dass bei einer Überlastung des Halbleiterbauelements 70 aufgrund einer Sperrpolung zwischen Wan ne 72.1 und/oder 72.2 und Wanne 71 ein Durchbruch 81.1, 81.2 zwischen den weiteren p-Wannen 73.1, 73.2 und der äußeren n-Wanne 71 erfolgt und nicht zwischen den p-Wannen 72.1, 72.2 des Halbleiterbauelements 70 und der äußeren n-Wanne 71.
  • Die beim Durchbruch 81.1, 81.2 dissipierende Energie wird über dem Durchbruchstrompfad 80 zwischen den p-Wannen 73.1, 73.2, der n-Wanne 71, dem n+-buried layer 78 und der n+-Säule 77 dissipiert. Eine Zerstörung des Halbleiterbauelements 70 wird verhindert.
  • Die mögliche Splittung und Verteilung der Durchbruchsquelle innerhalb der aktiven Fläche des zu schützenden Bauelements (siehe beispielsweise 2) hat den Vorteil, die Wärme im Falle langer, höher energetischer Pulse (wie die sog. ISO Pulse nach IS07637-3) besser im Silizium zu verteilen.
  • Der Durchbruch des schützenden pn-Überganges kann auch durch Layoutmaßnahmen kontrolliert werden, wie etwa Abstand und Breite von benachbarten p-Gebieten. Zwei Ausführungsbeispiele, bei denen der Durchbruch gezielt eingestellt wurde, sind in den 3a und 3b dargestellt.
  • Die Schaltungsanordnung gemäß der 3a befindet sich auf einem p–-leitenden Siliziumsubstrat 99. In das p–-leitende Substrat 99 ist ein n+-leitender buried layer 98 eingebracht. Auf diesem buried layer 98 befindet sich eine epitaktische n-Schicht 91. In diese n-Epitaxieschicht 91 eine p-leitende Wanne 92 für ein Halbleiterbauelement 90 eingebracht. Diese Wanne 92 kann wiederum der Body eines Feldeffekttransistors, eine Emitter/Basiszone eines Bipolartransistors oder eine Anodenzone einer Halbleiterdiode sein. Selbstverständlich können diese mit entsprechenden p+-dotierten Anschlusszonen versehen sein, von welchen entsprechende Sourceanschlüsse, Emitter- und Basisanschlüsse oder Anodenanschlüsse 94 abgeführt sind. Sonstige Gebiete/Zonen gleicher oder unterschiedlicher Dotierung und/oder Dotierkonzentrationen können vorgesehen sein, sind jedoch in der Zeichnung nicht dargestellt.
  • Kollektor, up-Drain oder Kathode des Halbleiterbauelements 90 ist wie im vorigen Ausführungsbeispiel durch die n–-leitende Epitaxieschicht 91 gebildet, deren Kontaktierung über die n+-leitende Einbettungsschicht 98 und eine durch die n-leitende äußere Wanne 91 hindurch greifende n+-dotierte Anschlusssäule 97 zum Kollektor, up-Drain oder zur Kathode des aktiven Halbleiterbauelements 90 erfolgt. Der entsprechende Anschluss ist in der Zeichnungsfigur durch das Bezugszeichen 95 gekennzeichnet.
  • Um einen Durchbruch von der p-Wanne 92 auf die n-Wanne 91 zu verhindern, sind mit geringem Abstand zu der p-Wanne 92 zwei weitere p-leitende Wannen 93.1, 93.3 in die n-leitende epitaktische Schicht 91 eingebracht. Diese p-Wannen 93.1, 93.3 sind zur Kontaktierung jeweils oberflächlich mit einer stark p-dotierten Anodenanschlusszone 96.1, 96.2 versehen. Weiterhin schließen sich zwei weitere p-Wannen 93.2, 93.4 an die vorstehend genannten p-Wannen 93.1, 93.3 an. Die weiteren p-Wannen 93.1, 93.2, 93.3, 93.4 und die n-Wanne 91 bilden jeweils einen pn-Übergang, also Dioden 89.1, 89.2. Die Anschlüsse dieser Dioden 89.1, 89.2 werden einerseits durch die Anodenanschlusszonen 96.1, 96.2 (für die im Ausführungsbeispiel miteinander verbundenen Anoden A) und andererseits durch die Einbettungsschicht 98 und die Säule 97 (für die Kathode K) gebildet. Durch die elektrische Verbindung der Anoden der beiden Teildioden 89.1, 89.2 wird eine einzige Diode 89 gebildet.
  • Die Durchbruchspannung der weiteren p-Wannen 93.1, 93.2, 93.3., 93.4 zur äußeren n-Wanne 91 ist wiederum kleiner gewählt als die Durchbruchspannung der p-Wannen 92.1, 92.2 zur äußeren n-Wanne 91. Durch geschickte Wahl der Abmessungen d3, d4 der p-Wannen 93.1, 93.2, 93.3., 93.4 und deren Abstände d1, d2 zueinander lässt sich die Durchbruchspannung der aus zwei Teildioden bestehenden Schutzdiode 89 exakt auf einen gewünschten Wert einstellen.
  • Das Halbleiterbauelement 90 ist nunmehr extern mit der Anode A der Schutzdiode 89 verschaltet (beispielsweise können die Anode A der Schutzdiode 89 und die Anode des als Diode ausgeführten Halbleiterbauelements 90 auf gleichem Potenzial liegen), dass bei einer Überlastung des Halbleiterbauelements 90 aufgrund einer Sperrpolung zwischen Wanne 92 und Wanne 91 ein Durchbruch 101.1, 101.2 zwischen den weiteren p-Wannen 93.1, 93.2, 93.3, 93.4 und der äußeren n-Wanne 91 erfolgt und nicht zwischen der p-Wanne 92 des Halbleiterbauelements 90 und der äußeren n-Wanne 91.
  • Die beim Durchbruch 101.1, 101.2 dissipierende Energie wird über dem Durchbruchstrompfad 100, insbesondere die Durchbruchstromteilpfade 100.1, 100.2 zwischen den p-Wannen 93.1, 93.2, 93.3, 93.4, der n-Wanne 91, dem n+-buried layer 98 und der n+-Säule 97 dissipiert. Eine Zerstörung des Halbleiterbauelements 90 wird verhindert.
  • Das in 3b dargestellte Ausführungsbeispiel umfasst ein Halbleiterbauelement, wie es in der 2 bereits gezeigt wurde.
  • Das Halbleiterbauelement 110 befindet sich auf einem p-leitenden Siliziumsubstrat 119. In das p–-leitende Substrat 119 ist ein n+-leitender buried layer 118 eingebracht. Auf diesem buried layer 118 befindet sich wiederum eine epitaktische n-Schicht 111. In diese n-Epitaxieschicht 111 sind zwei p-leitende Wannen 112.1, 112.2 für das Halbleiterbauelement 110 eingebracht. Diese Wannen 112.1, 112.2 können Bodies eines Feldeffekttransistors, Emitter/Basiszonen eines Bipolartransistors oder Anodenzonen einer Diode sein. Selbstverständlich können diese mit entsprechenden p+-dotierten Anschlusszonen versehen sein, von welchen entsprechende Sourceanschlüsse, Emitter- und Basisanschlüsse oder Anodenan schlüsse 114 abgeführt sind. Sonstige Gebiete/Zonen gleicher oder unterschiedlicher Dotierung und/oder Dotierkonzentrationen können vorgesehen sein, sind jedoch in der Zeichnung nicht dargestellt.
  • Kollektor, up-Drain oder Kathode des Halbleiterbauelements 110 ist durch die n-leitende Epitaxieschicht 111 gebildet, deren Kontaktierung über die n+-leitende Einbettungsschicht 118 und eine durch die n-leitende äußere Wanne 111 hindurch greifende n+-dotierte Anschlusssäule 117 zum Kollektor, up-Drain oder zur Kathode des aktiven Halbleiterbauelements 110 erfolgt. Der entsprechende Anschluss ist in der Zeichnungsfigur durch das Bezugszeichen 115 gekennzeichnet.
  • Um einen Durchbruch von den p-Wannen 112.1, 112.2 auf die n-Wanne 111 zu verhindern, sind mit geringem Abstand zu den p-Wanne 112.1, 112.2 vier weitere p-leitende Wannen 113, 113.1, 113.2, 113.3 in die n-leitende epitaktische Schicht 111 eingebracht. Die p-Wannen 113.1, 113.2, 113.3 werden durch die p-Wanne 113 miteinander verbunden. Die p-Wanne 113 ist zur Kontaktierung oberflächlich mit einer stark p-dotierten Anodenanschlusszone 116 versehen. Die p-Wannen 113, 113.1, 113.2, 113.3 und die n-Wanne 111 bilden jeweils einen pn-Übergang. Da die p-Wannen 113, 113.1, 113.2, 113.3 miteinander verbunden sind stellt die Summe der vorstehend genannten pn-Übergänge eine Diode 109 dar. Die Anschlüsse dieser Diode 109 werden einerseits durch die Anodenanschlusszone 116 (für die Anode A) und andererseits durch die Einbettungsschicht 118 und die Säule 117 (für die Kathode K) gebildet.
  • Die Durchbruchspannung der weiteren p-Wannen 113, 113.1, 113.2, 113.3 zur äußeren n-Wanne 111 ist wiederum kleiner gewählt als die Durchbruchspannung der p-Wannen 112.1, 112.2 zur äußeren n-Wanne 111.
  • Das Halbleiterbauelement 110 ist nunmehr wiederum extern mit der Anode A der Schutzdiode 109 verschaltet (beispielsweise können die Anode A der Schutzdiode 109 und der Emitter E des als Bipolartransistor ausgeführten Halbleiterbauelements 110 auf gleichem Potenzial liegen), dass bei einer Überlastung des Halbleiterbauelements 110 aufgrund einer Sperrpolung zwischen Wanne 112.1 und/oder 112.2 und Wanne 111 ein Durchbruch 121.1, 121.2, 121.3 zwischen den weiteren p-Wannen 113.1, 113.2, 113.3 und der äußeren n-Wanne 111 erfolgt und nicht zwischen den p-Wannen 112.1, 112.2 des Halbleiterbauelements 110 und der äußeren n-Wanne 111.
  • Die beim Durchbruch 121.1, 121.2, 121.3 dissipierende Energie wird über dem Durchbruchstrompfad 120 zwischen den p-Wannen 113.1, 113.2, 113.3, der n-Wanne 111, dem n+-buried layer 118 und der n+-Säule 117 dissipiert. Eine Zerstörung des Halbleiterbauelements 110 wird sicher verhindert. Die Durchbruchspannung und das Volumen, in dem die Energie bei einem Durchbruch dissipiert wird, wird durch die Abmessungen d5, d6 der p-Wannen 113, 113.1, 113.2, 113.3, deren geometrische Anordnung zueinander und deren geometrische Gestalt bestimmt. Diese Größen sind daher (weitgehend) frei wählbar.
  • In einer weiteren Ausführungsform enthält das zu schützende Bauelement eine äußere p Wanne (n Wanne). Der zu schützende Bauelementdurchbruch erfolgt gegen ein in der äußeren p Wanne (n Wanne) integriertes und an die Halbleiteroberfläche angeschlossenes n Gebiet (p Gebiet).
  • Beispielhaft sei ein in eine äußere p Wanne integrierter NMOS Transistor genannt, dessen p-Wannen (bulk)/Drain Durchbruch zu schützen ist. Ebenso beispielhaft sei ein in eine äußere n-Wanne integrierter PMOS-Transistor genannt, dessen n-Wannen (bulk)/Drain Durchbruch zu schützen ist.
  • Ebenso können sich in der p-Wanne (n-Wanne) mehrere aktive (Halbleiter-) Bauelemente befinden. Die in die äußeren p-Wanne (n-Wanne) integrierten Bauelemente werden durch weitere p- bzw. n-Gebiete innerhalb der Wanne definiert (etwa ein weite res n-Gebiet in der p-Wanne, das als Source-Anschluss eines NMOS-Transistors dient). Erfindungsgemäß wird in die äußere p-Wanne (n-Wanne) ein weiterer Diodendurchbruch integriert, dessen Durchbruchspannung unterhalb dem des Wannendurchbruchs zum aktiven Bauelement liegt. Hierzu dienen ein oder mehrere n-und/oder p-Wannen innerhalb der äußeren p-Wanne (n-Wanne), die der Einstellung der Durchbruchspannung der Schutzdiode als auch deren Anschluss an die Halbleiteroberfläche dienen.
  • Eine bevorzugte erfindungsgemäße Ausführung ist in 4 dargestellt. Innerhalb einer beispielsweise von einem n-Gebiet umschlossenen p-Wanne 131 des/der aktiven Bauelement(e) 130 sind zusätzliche n- und p-Wannen 133, 143, 137 integriert, die dem Anschluss der Schutzdiode 129 an die Halbleiteroberfläche dienen.
  • Einer oder beide dieser Anschlüsse können auch optional gemeinsam mit dem Anschluss eines aktiven Bauelementes sein. Die Einstellung der Durchbruchspannung der p-Wanne 131 zum Anschluss des n-Gebiets 133 (z. B. Drain eines NMOS) erfolgt über eine zusätzliche p-Wanne 143. Der Vollständigkeit halber ist in der 4 der Ort des Durchbruchs 141 und der Durchbruchstrompfad 140 für den Durchbruchfall der Schutzdiode 129 eingezeichnet.
  • In einer anderen in 5 dargestellter Ausführung ist die Anode der Schutzdiode nicht innerhalb einer äußeren n-Wanne 151 integriert, sondern ein Durchbruch 161 zu einem Substrat 159 vom p-Leitfähigkeitstyp dient zum Schutz des aktiven Bauelements. Geschützt werden soll der Durchbruch der äußeren n-Wanne 151 zu einer inneren (nicht dargestellten) p-Wanne (etwa einen Body-Anschluss eines VDMOS-Transistors).
  • Die Einstellung der Durchbruchspannung lässt sich etwa durch eine p-Implantation vor der Prozessierung der äußeren n-Wanne realisieren. Die Anode kann an die kontaktierte Rückseite des Wafers angeschlossen sein oder etwa, wie in 5 darge stellt ist, über die Isolationsimplantationen 153 zur Trennung benachbarter Bauelemente an die Oberfläche geführt sein. Der Kathodenanschluss kann wie in den vorstehenden Ausführungsbeispielen durch eine zu einem buried layer 158 reichenden Säule 157 hergestellt sein.
  • Die p-Implantation 163 vor der Prozessierung der äußeren n-Wanne 151 muss nicht flächig erfolgen, sondern kann durch mehrere, beliebig geformte (rund, vieleckig) p-Gebiete erfolgen, die in beliebigem Abstand voneinander angeordnet sind (nicht dargestellt). Der Abstand orientiert sich in bevorzugter Ausführungsform an der Ausdiffusion der implantierten p-Wanne.
    • 1
    Low-Side-Schalttransistor (n-Kanal MOSFET)
    2
    Masseanschluss
    3
    Betriebsspannungsanschluss
    4
    Zenerdiodenkette
    9
    Schutzdiode
    10
    npn-Bipolartransistor
    11
    äußere Wanne (Kollektorzone)
    12
    innere Wanne (Basiszone)
    13
    weitere innere Wanne (Anode)
    14
    Emitterzone
    15
    Basisanschlusszone
    16
    Anodenanschlusszone
    17
    Anschlusssäule
    18
    Einbettungsschicht/buried layer
    19
    Substrat
    20
    Durchbruchstrompfad
    21
    Durchbruch
    29
    Schutzdiode
    30
    VDMOS-Transistor
    31
    äußere Wanne (Drainzone)
    32.1
    erste innere Wanne (erster Body)
    32.2
    zweite innere Wanne (zweiter Body)
    33
    weitere innere Wanne (Anode)
    34.1
    erster Bodyanschluss
    34.2
    zweiter Bodyanschluss
    35.1
    Sourcezone
    35.2
    Sourcezone
    36
    Anodenanschlusszone
    37
    Anschlusssäule
    38
    Einbettungsschicht/buried layer
    39
    Substrat
    40
    Durchbruchstrompfad
    41
    Gatekontakt
    42
    Gatekontakt
    43
    Durchbruch
    49
    Schutzdiode
    50
    LDMOS-Transistor
    51
    äußere Wanne
    52
    innere Wanne (Body)
    53
    weitere innere Wanne (Anode)
    54
    Bodyanschluss
    55
    Sourceanschluss
    56
    Anodenanschlusszone
    57
    Anschlusssäule
    58
    Einbettungsschicht/buried layer
    59
    Substrat
    60
    Durchbruchstrompfad
    61
    Gate
    62
    Drainzone des ersten Drains
    63
    Durchbruch
    69
    Schutzdiode
    69.1
    Teildiode
    69.2
    Teildiode
    70
    zu schützende Schaltung/pn-Übergänge
    71
    äußere Wanne
    72.1
    erste innere Wanne
    72.2
    zweite innere Wanne
    73.1
    erste weitere Wanne
    73.2
    zweite weitere Wanne
    74
    erster Anschluss
    75
    zweiter Anschluss
    76.1
    erste Anodenanschlusszone
    76.2
    zweite Anodenanschlusszone
    77
    Anschlusssäule
    78
    Einbettungsschicht/buried layer
    79
    Substrat
    80.1
    erster Teil Durchbruchstrompfad
    80.2
    zweiter Teil Durchbruchstrompfad
    81.1
    Durchbruch
    81.2
    Durchbruch
    89.1
    erste Schutzteildiode
    89.2
    zweite Schutzteildiode
    89
    Schutzdiode
    90
    zu schützende Schaltung/pn-Übergänge
    91
    äußere Wanne
    92
    innere Wanne
    93.1
    erste weitere Wanne
    93.2
    zweite weitere Wanne
    93.3
    dritte weitere Wanne
    93.4
    vierte weitere Wanne
    94
    erster Anschluss
    95
    zweiter Anschluss
    96.1
    erste Anodenanschlusszone
    96.2
    zweite Anodenanschlusszone
    97
    Anschlusssäule
    98
    Einbettungsschicht/buried layer
    99
    Substrat
    100
    Durchbruchstrompfad
    100.1
    Teilpfad
    100.2
    Teilpfad
    101.1
    Durchbruch
    101.2
    Durchbruch
    109
    Schutzdiode
    110
    zu schützende Schaltung/pn-Übergang/Bipolar-
    Parasit
    111
    äußere Wanne
    112.1
    erste innere Wanne
    112.2
    zweite innere Wanne
    113
    weitere Wanne
    113.1
    erste weitere Wanne
    113.2
    zweite weitere Wanne
    113.3
    dritte weitere Wanne
    114
    erster Anschluss
    115
    zweiter Anschluss
    116
    Anodenanschlusszone
    117
    Anschlusssäule
    118
    Einbettungsschicht/buried layer
    119
    Substrat
    120
    Durchbruchstrompfad
    121.1
    erster Durchbruch
    121.2
    zweiter Durchbruch
    121.3
    dritter Durchbruch
    129
    Schutzdiode
    130
    zu schützender pn-Übergang/Bipolar-Parasit
    131
    äußere Wanne (mit nicht dargestellten aktiven Bauele
    menten)
    133
    weiteres inneres n+-Gebiet
    137
    inneres p+-Gebiet
    140
    Durchbruchstrompfad
    141
    Durchbruch
    143
    p-Wanne zur Einstellung des Durchbruchs
    149
    Schutzdiode
    150
    zu schützende Schaltung
    151
    äußere Wanne (mit weiteren p- und n-Wannen der akti
    ven Bauelemente (nicht dargestellt))
    153
    Substratanschluss
    157
    n-Wannenanschluss der aktiven Bauelemente
    158
    Einbettungsschicht/buried layer
    159
    Substrat
    160
    Durchbruchstrompfad
    161
    Durchbruch
    163
    zusätzliches p-Gebiet
    d1–d6
    Abstände
    B
    Basis
    E
    Emitter
    C
    Kollektor
    A
    Anode
    K
    Katode
    VDMOS-FET
    Leistungsfeldeffekttransistor mit doppelt diffundierter vertikaler Struktur
    LDMOS-FET
    Leistungsfeldeffekttransistor mit doppelt diffundierter lateraler Struktur
    Z1
    Zenerdiode
    Z2
    Zenerdiode
    Z3
    Zenerdiode
    Z4
    Zenerdiode
    KD1
    Koppeldiode
    L
    Induktivität
    RGS
    Gate-Source-Widerstand
    G
    Gate
    G1
    erstes Gate
    G2
    zweites Gate
    S
    Source
    D1
    erstes Drain
    D2
    zweites Drain
    D
    Drain
    IC
    integrierter Schaltkreis
    ESD
    elektrostatische Entladung
    HBM
    Human Body Model
    n
    Leitfähigkeitstyp
    p
    Leitfähigkeitstyp

Claims (11)

  1. Integrierter Schaltkreis mit einem Halbleiterbauelement (10, 30, 50, 70, 90, 110, 130, 150) umfassend ein erstes p-Gebiet (12; 32.1, 32.2; 52; 72.1, 72.2; 92; 112.1, 112.2; 131) und ein an das erste p-Gebiet (12; 32.1, 32.2; 52; 72.1, 72.2; 92; 112.1,112.2; 131, 143) angrenzendes erstes n-Gebiet (11; 51; 71; 91; 111; 151, 157, 158), welche zusammen einen eine Durchbruchspannung aufweisenden ersten pn-Übergang bilden, dadurch gekennzeichnet, dass ein weiteres an das erste p-Gebiet (131, 143) angrenzendes n-Gebiet (133) oder ein weiteres an das erste n-Gebiet (11; 51; 71; 91; 111; 151, 157, 158) angrenzendes p-Gebiet (13; 33; 53; 73.1, 73.2; 93.1, 93.2, 93.3, 93.4; 113, 113.1, 113.2, 113.3; 163, 160, 153) vorgesehen ist, wobei das erste p- oder n-Gebiet (131, 143; 11; 51; 71; 91; 111; 151, 157, 158) und das an dieses angrenzende weitere n- oder p-Gebiet (133; 13; 33; 53; 73.1, 73.2; 93.1, 93.2, 93.3, 93.4; 113, 113.1, 113.2, 113.3; 163, 160, 153) zusammen einen weiteren, eine weitere Durchbruchspannung aufweisenden pn-Übergang bilden, wobei der erste pn-Übergang und der weitere pn-Übergang derart miteinander verbunden sind bzw. verbindbar sind, dass bei einer Überlastung des Halbleiterbauelements aufgrund einer Strombelastung des ersten pn-Übergangs zunächst der weitere pn-Übergang durchbricht.
  2. Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass die weitere Durchbruchspannung kleiner als die erste Durchbruchspannung ist.
  3. Integrierter Schaltkreis nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass innerhalb des ersten p-Gebiets (12; 32.1, 32.2; 52; 72.1, 72.2; 92; 112.1, 112.2; 131, 143) und/oder innerhalb des ersten n-Gebiets (11; 51; 71; 91; 111; 151, 157, 158) zusätzliche, insbesondere das Halbleiterbauelement (10, 30, 50, 70, 90, 110, 130, 150) definierende, n- und/oder p-Gebiete (14, 15, 17; 34.1, 35.1, 34.2, 35.2, 37; 54, 55, 62, 57; 77; 97; 117) angeordnet sind.
  4. Integrierter Schaltkreis nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass das erste p- oder n-Gebiet ein Basisgebiet (12; 72.1, 72.2; 94; 114) eines Bipolartransistors und/oder ein Body-Gebiet (32.1, 32.2; 52; 72.1, 72.2; 94; 114) eines Feldeffekttransistors und/oder ein Anoden- oder Kathodengebiet (72.1, 72.2; 94; 114) einer Diode ist.
  5. Integrierter Schaltkreis nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass der erste pn-Übergang und der weitere pn-Übergang einen gemeinsamen Anschlusskontakt (17; 37; 57; 77; 97; 117; 137; 157, 158) oder zwei gemeinsame Anschlusskontakte aufweisen.
  6. Integrierter Schaltkreis nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass das weitere n- oder p-Gebiet mehrere Zonen (13, 16 33, 36; 53, 56; 73.1, 76.1, 73.2, 76.2; 93.1, 93.2, 96.1, 93.3, 93.4, 96.2; 113, 113.1, 113.2, 113.3; 163, 159, 153) unterschiedlicher Dotierkonzentrationen aufweist.
  7. Integrierter Schaltkreis nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass das weitere n- oder p-Gebiet mehrere örtlich getrennte Teilgebiete (73.1, 73.2; 93.1, 93.2, 93.3, 93.4) umfasst.
  8. Integrierter Schaltkreis nach einem der Ansprüche 6 oder 7, dadurch gekennzeichnet, dass die Durchbruchspannung des weiteren pn-Übergangs durch die räumliche Ausdehnung (d3, d4, d5, d6) der Zonen (93.1, 93.2, 93.3, 93.4; 113, 113.1, 113.2, 113.3) und/oder die räumliche Ausdehnung (d3, d4, d5, d6) der Teilgebiete (73.1, 73.2; 93.1, 93.2, 93.3, 93.4) und/oder die räumliche Anordnung (d1, d2) der Zonen (93.1, 93.2, 93.3, 93.4; 113, 113.1, 113.2, 113.3) zueinander und/oder die räumliche Anordnung (d1, d2) der Teilgebiete (73.1, 73.2; 93.1, 93.2, 93.3, 93.4) zueinander und/oder die Dotierkonzentrationen (n, n–, n+, p, p–, p+) der Zonen (93.1, 93.2, 93.3, 93.4; 113, 113.1, 113.2, 113.3) zueinander und/oder die Dotierkonzentrationen (n, n–, n+, p, p–, p+) der Teilgebiete (73.1, 73.2; 93.1, 93.2, 93.3, 93.4) und/oder die geometrische Gestalt der Zonen (93.1, 93.2, 93.3, 93.4; 113, 113.1, 113.2, 113.3) und/oder die geometrische Gestalt der Teilgebiete (73.1, 73.2; 93.1, 93.2, 93.3, 93.4) auf einen vorgegebenen Wert eingestellt ist.
  9. Integrierter Schaltkreis nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass das weitere n- oder p-Gebiet (133) innerhalb des ersten p- oder n-Gebiets (131) angeordnet ist und/oder von diesem umschlossen ist.
  10. Integrierter Schaltkreis nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass das Halbleiterbauelement ein Low-Side-Schalter ist.
  11. Verwendung eines integrierten Schaltkreises nach Anspruch 10 zum Abkommutieren einer induktiven Last über den Low-Side-Schalter.
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