DE102019108334A1 - ESD-Schutzbauelement und MOS-Transistor mit (zumindest) einem integrierten ESD-Schutzbauelement - Google Patents

ESD-Schutzbauelement und MOS-Transistor mit (zumindest) einem integrierten ESD-Schutzbauelement Download PDF

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Abstract

Es ist eine Aufgabe der Erfindung, den Schutz vor elektrischen Störimpulsen, insbesondere elektrostatischen Entladungen, bei elektronischen Bauelementen zu verbessern oder überhaupt bereitzustellen. Gelöst wird es mit einem Bauelement zum Schutz vor elektrostatischen Entladungen mit einem integrierten Halbleiterschutzbauelement, aufweisend einen Innenbereich (1), der zumindest als Thyristor (SCR) ausgebildet ist und zumindest einen Außenbereich (2a, 2b) als einen Eckbereich, der zumindest als PNP-Transistor ausgebildet und eingerichtet ist, vor elektrostatischen Entladungen (ESD) zu schützen, wobei der Innenbereich (1) und der zumindest eine Außenbereich (2a,2b) aneinander angrenzend angeordnet sind.

Description

  • Diese Offenbarung (und Ansprüche) betreffen ein Hochvolt-Bauelement, insbesondere ein Halbleiterschutzbauelement zum Schutz vor elektrostatischen Entladungen oder ein MOS-Transistor, bevorzugt ein lateraler N-Kanal DMOS- Transistor (NLDMOS) oder ein NMOS-Transistor, mit integriertem Halbleiterschutzbauelement.
  • Integrierte Ultra-Hochvolt (HV)-MOS-Transistoren für Spannungsbereiche von etwa 400V bis 800V, die für 110V bzw. 230V Netzanwendungen benötigt werden, z.B. für LED-Treiber, sind im Allgemeinem empfindlich gegenüber Belastung durch elektrostatische Entladungen (ESD steht für electrostatic discharge). Das trifft insbesondere auf HV-NLDMOS-Transistoren (nach 1) und laterale HV-NMOS-Transistoren mit Drain-Erweiterungsgebiet (nach 2) in HV-CMOS-Prozessen zu, bei denen ein ESD-Puls (Störimpuls) am Drain in der Regel den parasitären Bipolartransistor (nach 3) zündet, erkennbar an einem Spannungsrücksprung (Snapback). Das Einschalten des Basis-Emitter-Übergangs des parasitären Bipolartransistors erfolgt dabei durch den Spannungsabfall über dem Bulkwiderstand RPW infolge eines Löcherstroms, der am pn-Übergang zwischen Bulkgebiet und Drain-Erweiterungsgebiet entweder durch Stoßionisation oder durch dV/dt-Verschiebungsstrom erzeugt wird. Ungleichmäßige Triggerung und inhomogene Stromverteilung im Bipolarbetrieb führen dann typischerweise schnell zur Schädigung durch lokalen thermischen Durchbruch. Deshalb ist meist, zumindest bei höheren Anforderungen an die ESD-Festigkeit, ein parallel geschaltetes ESD-Schutzbauelement erforderlich, das rechtzeitig einschaltet und den ESD-Puls ableitet bevor der HV-Transistor geschädigt wird.
  • Gebräuchliche ESD-Schutzbauelemente sind z. B. Thyristor-Bauelemente, wie sie in 4 und 5 dargestellt werden. Ein Thyristor (oder SCR - Silicon Controlled Rectifier, auch Vierschichtdiode) kann als Kombination aus einem NPN- und einem PNP-Transistor angesehen werden. Bei Anwendungen als ESD-Schutzbauelement wird entweder der NPN oder der PNP durch pn-Durchbruch, dV/dt-Verschiebungsstrom oder eine externe Triggerschaltung eingeschaltet. Der Kollektorstom dieses zuerst eingeschalteten Transistors schaltet dann den jeweils anderen ein und es wird ein Zustand erreicht, in dem sich NPN- und PNP-Transistor gegenseitig in eingeschaltetem Zustand halten. Die niedrig dotierten Basisgebiete der beiden Transistoren werden dabei mit Ladungsträgern überflutet (Leitfähigkeitsmodulation). In diesem eingeschalteten Zustand weisen SCR-Devices eine geringe Haltespannung und einen geringen Widerstand auf und neigen nicht zu inhomogener Stromverteilung. Dadurch kann eine hohe ESD-Festigkeit pro Weite erreicht werden, üblicherweise ausgedrückt als Ausfallspannung pro Weite (in V/µm) bzw. pro Flache (in V/µm2) nach dem Human Body Model (HBM) oder als Ausfallstrom pro Weite (in mA/µm) bzw. pro Flache (in mA/µm2) gemessen mit 100ns- Strompulsen mittels TLP (Transmission Line Pulsing). Typische Werte liegen im Bereich von 30 bis 60mA/µm für Thyristor-Bauelemente mit Spannungsbereichen bis etwa 100V. Andererseits besteht wegen des oft geringen Triggerstroms und der niedrigen Haltespannung die Gefahr der Zündung des SCR durch Störimpulse im Betriebsfall, was zu Störungen der Schaltkreisfunktion oder im Extremfall zur einer dauerhaften Schädigung des Schaltkreises führen kann (Latchup). Maßnahmen zur Verringerung dieser Gefahr bestehen z.B. in der Erhöhung der Haltespannung durch geeignete Prozess- und Layoutänderungen bzw. Stapeln mehrerer Thyristoren oder der Erhöhung des Triggerstroms durch Verwendung einer zweistufigen ESD-Schutzschaltung oder einer dynamischen Triggerschaltung, die den Thyristor nur im ESD-Fall einschaltet. Die Wirksamkeit dieser Maßnahmen ist allerdings begrenzt, insbesondere bei Bulk-CMOS-Prozessen.
  • Bekannt ist weiterhin, insbesondere für Spannungsbereiche bis etwa 100V, ein aus einem NLDMOS abgeleitetes Bauelement, bei dem ein Pdiff-Gebiet (auch P+ Gebiet) in der Nähe des Drainanschlussgebiets angeordnet ist, das als PNP-Emitter bzw. Anode eines Thyristors wirkt, dargestellt in 6 und 7. Ein solches Bauelement wird üblicherweise als SCR-LDMOS bezeichnet. Es kann als ESD-Schutzbauelement einen parallel geschalteten NLDMOS schützen.
  • Die oben genannten Nachteile eines Thyristors in Bezug auf Triggerung durch Störimpulse und Latchup-Gefahr treten auch beim SCR-LDMOS auf und werden durch die genannten Modifikationen nicht oder nur unzureichend beseitigt. Darüber hinaus ist bei Ultra-HV MOS-Transistoren für Spannungsbereiche von etwa 400V bis 800V der Abstand zwischen maximal erlaubter Drain-Spannung des HV-NMOS bzw. HV-NLDMOS und der Durchbruchspannung bzw. der Trigger-Spannung des parasitären Bipolartransistor (bei der das Bauelement geschädigt wird) im allgemeinen recht klein, was den Schutz durch ein parallel geschaltetes ESD-Schutzbauelement erschwert. Bei einem ESD-Schutzbauelement, das statisch getriggert wird, d.h. der Trigger-Strom wird durch einen PN-Durchbruch erzeugt, müssen sowohl Durchbruchspannung als auch Triggerspannung innerhalb dieses ESD-Design-Fensters liegen, einschließlich von Prozess-Toleranzen. Das ist bei kleinem ESD-Design-Fenster oft nicht möglich.
  • Es ist eine Aufgabe der Erfindung, einen Schutz vor elektrischen Störimpulsen, insbesondere elektrostatischen Entladungen, bei elektronischen Bauelementen zu verbessern oder überhaupt bereitzustellen.
  • Diese Aufgabe wird durch ein Halbleiterschutzbauelement oder einen MOS-Transistor mit integriertem Halbleiterschutzbauelement gelöst (Anspruch 1). Ein Herstellungsverfahren eines solchen Bauteils löst dieselbe Aufgabe (Anspruch 14). Die abhängigen Ansprüche betreffen vorteilhafte Weiterbildungen.
  • Das erfindungsgemäße Bauelement hat einen Innenbereich, der zumindest als Thyristor (SCR) ausgebildet ist, und zumindest einen Außenbereich, insbesondere Eckbereich, der zumindest als PNP-Transistor ausgebildet und eingerichtet ist, vor elektrostatischen Entladungen (ESD) zu schützen, wobei der Innenbereich und der zumindest eine Außenbereich nebeneinander bzw. aneinander angrenzend angeordnet sind.
  • Bei dem erfindungsgemäßen Verfahren zum Herstellen eines erfindungsgemäßen Halbleiterschutzbauelements oder MOS-Transistors wird auf einem P-Substrat zumindest eine erste N-Wanne angeordnet und weitere Abschnitte durch Erzeugen entsprechender mittelpunktsymmetrischer Bahnen und Lagen angeordnet.
  • Eine schwebender Anschluss (n.c.) im Sinne der Erfindung, insbesondere ein schwebendes Drain oder eine schwebende Anode, ist mit keinem externen Potential leitend verbunden.
  • Eine Hauptachse im Sinne der Erfindung kann eine Spiegelachse eines räumlichen Körpers sein, insbesondere eines erfindungsgemäßen Abschnitts.
  • Ein Abschnitt im Sinne der Erfindung ist ein Teil des Innen- oder Außenbereichs, welcher eine dreidimensionale Ausdehnung hat und insbesondere ein Halbleitermaterial aufweist.
  • Eine Weite des Außenbereichs kann in Längsrichtung des Bauelements größer sein als die gleich gerichtete Erstreckungsrichtung des Innenbereichs.
  • Ein Vorteil des hier beschriebenen Bauelements besteht darin, dass durch die Wirkung des in das Bauelement integrierten PNP-Transistors als erste ESD- Schutzstufe im Außenbereich der SCR-Triggerstrom stark erhöht werden kann, ohne dass sich die Triggerspannung des Bauelements zu stark erhöht. Das erlaubt die Anwendung als ESD-Schutzbauelement - auch mit dynamischer Triggerung - bei gleichzeitig erheblich verringerter Gefahr der Triggerung durch Störimpulse und verringerter Latchup-Gefahr.
  • Durch den in zumindest einem Eckbereich liegenden PNP-Transistor und den im Innenbereich gelegenen Thyristor wird auch eine andere ESD Funktion erzielt. Der PNP-Transistor verhindert zum einen die Ausbildung eines parasitären NPN-Transistors bzw. eines Thyristors in dem zumindest einen Eckbereich, die sonst durch vorzeitiges Triggern in diesem Bereich zu hoher Stromdichte und daraus resultierender thermischer Schädigung führen. Zum anderen triggert der PNP-Transistor vor dem Thyristor (SCR) im Innenbereich und wirkt somit als erste ESD-Schutzstufe, die wegen des bei PNP-Transistoren typischen geringen Snapbacks eine erhöhte Haltespannung im Funktionsverlauf hat. Bevorzugt liegt diese oberhalb der Hälfte der Triggerspannung der Funktion.
  • Der Kollektorstrom des PNP-Transistors im Außenbereich trägt nicht zur Triggerung des NPN-Transistors im Innenbereich bei. Auch nach dem Einschalten des NPN-Transistors im Innenbereich wird bei einem großen PNP-Kollektorstromanteil im Eckbereichen die zur Leitfähigkeitsmodulation notwendige Ladungsträgerkonzentration im Innenbereich und damit die Zündung des hier vorgesehenen Thyristors (SCR) nicht erreicht. Damit die Thyristor-typische niedrige Haltespannung erst bei höheren Strömen, insb. bei 200mA, 300mA oder mehr als 400mA.
  • In einer vorteilhaften Ausgestaltung des erfindungsgemäßen Bauelements sind Abschnitte des zumindest einen Innenbereichs und Abschnitte des zumindest einen Außenbereichs, welche jeweils aus Halbleitermaterialien bestehen, im Wesentlichen in Richtung ihrer längeren Hauptachse parallel zueinander ausgerichtet.
  • Hierdurch wird erreicht, dass das gesamte Bauelement in einem Herstellungsprozess hergestellt werden kann. Ferner können die einzelnen Abschnitte des Außenbereichs und des Innenbereichs, soweit diese identisch sind, als eine Einheit ausgebildet werden. Eine Kontaktierung durch externe Leiter wird dadurch überflüssig. Schließlich ist diese Anordnung besonders platzsparend.
  • In einer weiteren vorteilhaften Ausgestaltung des erfindungsgemäßen Bauelements weist der Innenbereich folgende Abschnitte auf.
  • Zumindest ein erstes n-dotiertes Gebiet ist vorgesehen, an dem zumindest eine Drain anschließbar ist; zumindest ein neben dem zumindest einen ersten n-dotierten Gebiet angeordnetes erstes p-dotiertes Gebiet, an welchem zumindest eine Anode anschließbar ist und welches insbesondere an dem zumindest einen ersten n-dotierten Gebiet angeordnet ist; zumindest eine erste N-Wanne, in der das erste n-dotierte Gebiet und das zumindest eine erste p-dotierte Gebiet angeordnet sind; ein mit Abstand zu dem zumindest einen ersten n-dotierten Gebiet und/oder zu dem zumindest einen ersten p-dotierten Gebiet angeordnetes zweites n-dotiertes Gebiet, an welchem eine Source anschließbar ist; zumindest ein neben dem zumindest einen zweiten n-dotierten Gebiet angeordnetes zweites p-dotiertes Gebiet, an welchem ein Bulk anschließbar ist und welches insbesondere an dem zumindest einen zweiten n-dotierten Gebiet angeordnet ist; zumindest eine P-Wanne, in der das zumindest eine zweite n-dotierte Gebiet und das zumindest eine zweite p-dotierte Gebiet angeordnet sind, wobei die zumindest eine P-Wanne insbesondere in der zumindest einen erste N-Wanne angeordnet ist und/oder an diese grenzt.
  • Zumindest ein zwischen dem zumindest einen ersten n-dotierten Gebiet und/oder dem zumindest einen ersten p-dotierten Gebiet und dem zumindest einen zweiten n-dotierten Gebiet angeordnetes Isolationsgebiet ist vorgesehen, über welchem ein Gate anschließbar ist. Das Isolationsgebiet kann über der N-Wanne (als Drain-Erweiterungsgebiet) liegen. Das Gate kann teilweise über dem Isolationsgebiet und teilweise direkt über der N-Wanne und der P-Wanne (als Bulkgebiet) liegen. Der Thyristor wird im Innenbereich durch das zumindest eine erste p-dotierte Gebiet, die zumindest eine erste N-Wanne, die zumindest eine P-Wanne und das zumindest eine zweite n-dotierte Gebiet gebildet.
  • Der zumindest eine Außenbereich hat folgende Abschnitte: Zumindest ein erstes p-dotiertes Gebiet (an welchem zumindest eine Anode anschließbar ist), zumindest eine erste N-Wanne (in der das erste n-dotierte Gebiet und das zumindest eine erste p-dotierte Gebiet angeordnet sind), zumindest ein zweites p-dotiertes Gebiet (an welchem ein Bulk anschließbar ist) und zumindest eine P-Wanne (in der das zumindest eine zweite p-dotierte Gebiet angeordnet ist). Die zumindest eine P-Wanne ist insbesondere in der zumindest einen ersten N-Wanne angeordnet und/oder grenzt an diese an, wobei der PNP-Transistor im Außengebiet durch das zumindest eine erste p-dotierte Gebiet, die zumindest eine erste N-Wanne und die zumindest eine P-Wanne gebildet ist. In einer Ausgestaltung ist zumindest ein zwischen dem zumindest einen ersten n-dotierten Gebiet und/oder dem zumindest einen ersten p-dotierten Gebiet und dem zumindest einen zweiten p-dotierten Gebiet angeordnetes Isolationsgebiet vorgesehen.
  • Dadurch, dass das Außenbereich wenigstens teilweise identisch zu dem Innenbereich ausgebildet ist, ist die Herstellung des Bauteils wesentlich vereinfacht und einzelne Abschnitte können in beiden Bereichen als gemeinsame Abschnitte ausgeführt werden.
  • In einer weiteren vorteilhaften Ausgestaltung des erfindungsgemäßen Bauelements weist der zumindest eine Außenbereich des Weiteren auf: Ein mit Abstand zu dem zumindest einen ersten n-dotierten Gebiet und/oder zu dem zumindest einen ersten p-dotierten Gebiet angeordnetes zweites n-dotiertes Gebiet (welches an eine Source anschließbar ist); zumindest ein erstes n-dotiertes Gebiet (welches an ein Drain anschließbar ist) und/oder zumindest ein Isolationsgebiet, angeordnet zwischen dem zumindest einen ersten n-dotierten Gebiet und/oder dem zumindest einen ersten p-dotierten Gebiet und dem zweiten n-dotierten Gebiet.
  • Über dem Isolationsgebiet kann ein Gate angeordnet sein, wobei das erste p-dotierte Gebiet neben dem zumindest einen ersten n-dotierten Gebiet angeordnet ist, insbesondere direkt neben diesem n-Gebiet.
  • In einer weiteren vorteilhaften Ausgestaltung des erfindungsgemäßen Bauelements ist zumindest ein Abschnitt des zumindest einen Außenbereichs als gemeinsamer Abschnitt mit einem dazu korrespondierenden Abschnitt des Innenbereichs ausgebildet.
  • In einer weiteren vorteilhaften Ausgestaltung weist das erfindungsgemäße Bauelement zumindest ein p-dotiertes Gebiet auf, welches zwischen dem zumindest einen ersten n-dotierten Gebiet und der zumindest einen P-Wanne angeordnet ist, und welches insbesondere in dem zumindest einen Außenbereich direkt an der zumindest einen P-Wanne angeordnet ist und welches eingerichtet ist als Kollektor des PNP-Transistors zu wirken.
  • In einer weiteren vorteilhaften Ausgestaltung weist das erfindungsgemäße Bauelement zumindest ein in der zumindest einen P-Wanne angeordnetes p-dotiertes, insbesondere hochdotiertes, Gebiet auf, welches insbesondere unter dem zumindest einen zweiten p-dotierten Gebiet angeordnet ist.
  • In einer weiteren vorteilhaften Ausgestaltung des erfindungsgemäßen Bauelements ist das zumindest eine erste n-dotierte Gebiet und/oder das zumindest eine erste p-dotierte Gebiet in zumindest eine, insbesondere in der zumindest einen ersten N-Wanne angeordneten, zweiten N-Wanne angeordnet, die insbesondere eine höhere Dotierungskonzentration als die zumindest eine erste N-Wanne aufweist.
  • In einer weiteren vorteilhaften Ausgestaltung weist das erfindungsgemäße Bauelement jeweils zwei Source und zwei zweite n-dotierte Gebiete auf und weist insbesondere von allen übrigen Abschnitten nur jeweils einen einzigen auf und/oder alle Abschnitte des Bauelements sind mittelpunktsymmetrisch, insbesondere konvex, angeordnet oder ausgebildet.
  • In einer weiteren vorteilhaften Ausgestaltung des erfindungsgemäßen Bauelements ist der Innenbereich zwischen zwei Außenbereichen angeordnet. Dies ist in Bezug auf die Raumausnutzung besonders vorteilhaft, da ein Halbleiterschutzbauelement von hoher Wirksamkeit mit großen PNP-Transistorbereichen geschaffen wird. Es kann hohe Stromstärken ableiten ohne Schaden zu nehmen.
  • In einer weiteren vorteilhaften Ausgestaltung des erfindungsgemäßen Bauelements, insbesondere des Halbleiterschutzbauelements, ist das zumindest eine erste n-dotierte Gebiet als Gebiet mit schwebendem Potential ausgeführt (n.c.).
  • In einer weiteren vorteilhaften Ausgestaltung des erfindungsgemäßen Bauelements, insbesondere der MOS-Transistor, ist der MOS-Transistor als Verarmungs-Feldeffekttransistor ausgeführt.
  • In einer weiteren vorteilhaften Ausgestaltung des erfindungsgemäßen Bauelements ist zwischen das Gate und das Source ein Widerstand, bevorzugt gleich oder größer als 10kΩ, besonders bevorzugt variabel (im Sinne einer Variierbarkeit) ausgeführt, geschaltet. Dies zur dynamischen Triggerung mit einer kapazitiven Gatekopplung.
  • In einer weiteren vorteilhaften Ausgestaltung des erfindungsgemäßen Bauelements, sind das Bulk und das Source und/oder das Drain und die Anode kurzgeschlossen.
  • Merkmale verschiedener Ausführungsformen sind nicht auf diese beschränkt, sondern können vorteilhaft miteinander kombiniert werden.
  • Die Ausführungsformen der Erfindung sind anhand von Beispielen dargestellt und nicht auf eine Weise, in der Beschränkungen aus den Figuren in die Patentansprüche übertragen oder hineingelesen werden. Gleiche Bezugszeichen in den Figuren geben ähnliche Elemente an.
    • 1 ist ein integrierter HV-NLDMOS-Transistor nach dem Stand der Technik.
    • 2 zeigt einen integrierten HV-NMOS-Transistor nach dem Stand der Technik.
    • 3 ist ein Ersatzschaltbild des HV-NLDMOS-Transistors der 1.
    • 4 ist ein integriertes HV-ESD-Schutzbauelement als Silicon Controlled Rectifier oder Thyristor (aka SCR) für integrierte Hochvolt-MOS-Transistoren in CMOS-Schaltkreisen nach dem Stand der Technik;
    • 5 ist ein Ersatzschaltbild des Schutzbauelements der 4.
    • 6 ist ein LDMOS-Transistor mit integriertem Thyristor nach dem Stand der Technik;
    • 7 ist ein Ersatzschaltbild des Bauelements der 6.
    • 8 ist ein Bauelement nach einer ersten Ausführungsform der Erfindung;
    • 9 ist einen Schnitt durch einen Außenbereich des Bauelements der ersten Ausführungsform nach 8
    • 10 ist ein Ersatzschaltbild eines Bauelements nach 8;
    • 11 ist eine schematische Darstellung der quasistatischen Hochstromkennlinien des Bauelements der ersten Ausführungsform der Erfindung nach 8 im Vergleich zu dem Bauelement nach 6;
    • 12 ist ein Ersatzschaltbild des Bauelements der ersten Ausführungsform nach 8 mit einem externen Widerstand R zur dynamischen Triggerung;
    • 13 ist einen Schnitt durch einen Innenbereich des Bauelements einer zweiten Ausführungsform der Erfindung mit einem zusätzlichen P-Resurf Gebiet;
    • 14 ist einen Schnitt durch einen Außenbereich des Bauelements der zweiten Ausführungsform der Erfindung mit einem zusätzlichen P-Resurf Gebiet;
    • 15 zeigt einen Schnitt durch einen Innenbereich des Bauelements einer dritten Ausführungsform der Erfindung mit einer zusätzlichen Dotierung einer P-Wanne im Bulk-Gebiet;
    • 16 zeigt einen Schnitt durch einen Außenbereich des Bauelements der dritten Ausführungsform der Erfindung mit einer zusätzlichen Dotierung einer P-Wanne im Bulk-Gebiet;
    • 17 zeigt einen Schnitt durch den Innenbereich des Bauelements einer vierten Ausführungsform der Erfindung, wobei eine P-Wanne des Bulkgebiets im P-Substrat liegt;
    • 18 zeigt einen Schnitt durch den Außenbereich des Bauelements der vierten Ausführungsform der Erfindung, wobei eine P-Wanne des Bulkgebiets im P-Substrat liegt.
    • 19 zeigt einen Schnitt durch den Innenbereich des Bauelements einer fünften Ausführungsform der Erfindung, die insbesondere für einen Einsatz als ESD-Schutzbauelement geeignet ist;
    • 20 zeigt einen Schnitt durch den Außenbereich des Bauelements der fünften Ausführungsform der Erfindung;
    • 21 ist ein Ersatzschaltbild des Bauelements der fünften Ausführungsform der Erfindung nach 19 und 20;
    • 22 ist ein Ersatzschaltbild des Bauelements der fünften Ausführungsform der Erfindung nach 19 und 20 mit einem externen Widerstand;
    • 23 zeigt einen Schnitt durch den Innenbereich des Bauelements einer sechsten Ausführungsform der Erfindung mit einer zusätzlichen Dotierung einer P-Wanne im Bulk-Gebiet;
    • 24 zeigt einen Schnitt durch den Außenbereich des Bauelements der sechsten Ausführungsform der Erfindung mit einer zusätzlichen Dotierung einer P-Wanne im Bulk-Gebiet;
    • 25 zeigt einen Schnitt durch den Innenbereich des Bauelements einer siebten Ausführungsform der Erfindung mit einer zweiten N-Wanne im Drainerweiterungs-Gebiet;
    • 26 zeigt einen Schnitt durch den Außenbereich des Bauelements der siebten Ausführungsform der Erfindung.
  • Eine erste Ausführungsform des erfindungsgemäßen Bauelements, das sowohl als Transistor mit integriertem ESD-Schutzbauelement als auch als ESD-Schutzbauelement allein verwendet werden kann, wird anhand von 8 und 9 näher erläutert.
  • Das Bauelement besteht in diesem Ausführungsbeispiel aus einem Innenbereich 1 und zwei Außenbereichen 2a, 2b, die durch Eckbereiche realisiert sind. Das Draingebiet D-N+ des Transistors ist dabei vorzugsweise innen in radialer Richtung des Bauelements, das Sourcegebiet S-N+ vorzugsweise weiter außen angeordnet. Das Layout der Eckbereiche 2a, 2b ist in 8 vereinfacht dargestellt. Im realen MOS-Bauelement werden aus Gründen der Spannungsfestigkeit vorzugsweise entweder 45°-Ecken oder runde Eckabschlüsse (sog. Racetrack-Layout) verwendet.
  • Aus den gleichen Gründen weist der Außenradius des Draingebiets D-N+ in den Eckbereichen 2a, 2b vorzugsweise eine gewisse Mindestgröße auf. Noch größere Drain-Radien treten vorzugsweise auf, wenn ein Bondpad in das Draingebiet D-N+ integriert ist - eine bei UHV-Bauelementen verbreitete Variante, bei der vorzugsweise keine Metall- und Via-Ebene für die Ultra-Hochvolt-Spannung verwendet wird, um zum einen eine mögliche Verringerung der Durchbruchspannung durch die Feldplattenwirkung dieser UHV-Metallebene zu verhindern und zum anderen die dafür notwendigen zwei Maskenebenen einzusparen.
  • Der Aufbau im Innenbereich 1 (Querschnitt entlang der Ebene A'-A' in 8) entspricht im Prinzip dem bekannten SCR-LDMOS in 6, d.h. es besteht vorzugsweise aus einem Ndiff Drain Anschlussgebiet D-N+, auch erstes n-dotiertes Gebiet genannt, und einem Pdiff Gebiet A-P+, auch erstes p-dotiertes Gebiet genannt, das als Anode A eines Thyristors wirkt, einem Drain-Erweiterungsgebiet HV-NWELL, auch erste N-Wanne genannt, einem Bulk-Gebiet PWELL, auch P-Wanne genannt und innerhalb des Drainerweiterungs-Gebiets HV-NWELL, einem Ndiff Sourcegebiet S-N+, auch zweites n-dotiertes Gebiet genannt, und einem Pdiff Bulk-Anschlussgebiet B-P+, auch zweites p-dotiertes Gebiet genannt, innerhalb des Bulk-Gebiets PWELL. Source S und Bulk B sind vorzugsweise miteinander kurgeschlossen und werden deshalb im Folgenden vereinfacht als Source S bezeichnet. Das Drainerweiterungs-Gebiet HV-NWELL liegt vorzugsweise innerhalb eines P-Substrats.
  • Der Aufbau in dem Außenbereich, insbesondere den Eckbereichen 2a, 2b des Bauelements, welche in der vorliegenden Ausführungsform Eckbereiche sind (Querschnitte entlang der Ebene B'-B' und C'-C' aus 8), vgl. Querschnitt der 9, ist gegenüber dem Aufbau im Innenbereich 1 vorzugsweise dahingehend modifiziert, dass das Ndiff Source-Gebiet S-N+ dort fehlt bzw. durch ein Pdiff Bulkanschlussgebiet B-P+ ersetzt wird. Damit entsteht ein Thyristor (SCR) vorzugsweise nur im Innenbereich 1 des Bauelements von 8, während im den Eckbereichen 2a, 2b ein PNP-Transistor entsteht, vgl. 9, mit dem Pdiff Anodengebiet A-P+ im Drainerweiterungs-Gebiet HV-NWELL als Emitter, dem Drain-Erweiterungsgebiet HV-NWELL als Basis und dem Bulk-Gebiet B-P+ als Kollektor.
  • Das ESB der 10 des Bauelements der 8 zeigt dementsprechend gegenüber dem ESB (Ersatzschaltbild) aus 7 einen zusätzlichen PNP-Transistor, der in das Bauelement integriert ist. Diese Modifikation verhindert zum einen die Ausbildung eines parasitären NPN-Transistors bzw. eines Thyristors (SCR) in den Eckbereichen 2a, 2b, die sonst durch vorzeitiges Triggern in diesem Bereich zu hoher Stromdichte und daraus resultierender thermischer Schädigung führen kann. Zum anderen triggert der PNP-Transistor in den Eckbereichen 2a, 2b vor dem Thyristor (SCR) im Innenbereich 1 und wirkt somit als erste ESD-Schutzstufe, die wegen des bei PNP-Transistoren typischen geringen Snapbacks eine hohe Haltespannung VH (1) hat. Zahlenwerte der Höhe der Haltespannung sind mehr als die Hälfte der Triggerspannung, insbesondere die (erste) Snapback-Spannung eines PNP Transistors.
  • Diese hohe Haltespannung vH (1) ist als quasistatische Hochstromkennlinie des Bauelements in 11 dargestellt.
  • Wenn das Gate G des Bauelements mit Source S und Bulk B kurzgeschlossen ist (VGS=0) funktioniert (oder arbeitet) die Schutzwirkung oder der Schutz des Bauelements bei einem ESD-Puls wie folgt ...
  • Am Drain D wird nach Überschreiten einer pn-Durchbruchspannung zwischen dem Drain-Erweiterungsgebiet HV-NWELL und dem Bulkgebiet PWELL (ein Durchbruch erfolgt dabei typisch in den Eckbereichen), vorzugweise ein Elektronenstrom in dem Drain-Erweiterungsgebiet HV-NWELL angeregt, der weiter vorzugweise einen Spannungsabfall unterhalb des Pdiff Anodengebiets A-P+ verursacht, dargestellt als RHVNW in 10.
  • Dadurch entsteht vorzugweise eine Spannungsdifferenz zwischen PNP-Emitter und PNP-Basis, die den PNP-Transistor einschaltet.
  • Der Kollektorstrom des PNP-Transistors in den Außenbereichen 2a, 2b trägt vorzugweise nicht zur Triggerung des NPN-Transistors im Innenbereich 1 bei.
  • Auch nach dem Einschalten des NPN-Transistors im Innenbereich 1 wird bei einem großen PNP-Kollektorstromanteil in den Eckbereichen 2a, 2b vorzugsweise die zur Leitfähigkeitsmodulation notwendige Ladungsträgerkonzentration im Innenbereich 1 und damit die Zündung des Thyristors (SCR) im Innenbereich 1 und die Thyristor-typische niedrige Haltespannung VH (2) erst bei höheren Strömen, dargestellt als IT (2) in 11, erreicht. Diese hohen Ströme betragen zumindest 200mA, bevorzugt 300mA oder mehr als 400mA.
  • Dadurch wird vorzugsweise die Gefahr der Triggerung des Thyristors durch Störimpulse und eines daraus resultierenden Latchups verringert, weil wesentlich höhere Stromstärken erforderlich sind, um den kritischen Zustand mit niedriger Haltespannung zu erreichen. Solche hohen Stromstärken werden im Allgemeinen durch Störimpulse jedoch nicht erreicht.
  • Da keine Triggerung des Thyristors bei Störimpulsen erfolgt, wird die Verwendung von dynamischer Triggerung ermöglicht (als Triggerung durch kapazitive Gatekopplung am Gate G des SCR-LDMOS und/oder durch den dV/dt-Verschiebungstrom, der von der steilen Anstiegsflanke des ESD-Pulses erzeugt wird). Unter ESD-Bedingungen, d.h. bei einem Störimpuls, kann dadurch eine vorzugsweise transiente Triggerspannung des PNP-Transistors in den Außenbereichen 2a, 2b erreicht werden, die unterhalb der statischen Durchbruchspannung des Thyristors im Innenbereich 1 liegt. Neben dem PNP-Transistor speziell in den Eckbereichen wird der PNP-Transistor auch im Innenbereich aktiv (Emitter, Basis und Kollektor in Innenbereich und den Eckbereichen sind nicht voneinander getrennt). Statt einem ESD-Puls wird ebenso ein Störimpuls (der im gleichen Zeitbereich liegt) so verarbeitet.
  • Das ist insbesondere dann vorteilhaft, wenn ein ESD-Design-Fenster klein ist. Das Bauelement kann daher vorzugsweise sowohl als HV-MOS-Transistor mit integriertem ESD-Schutzbauelement als auch als reines ESD-Schutzbauelement verwendet werden.
  • Ein ESB des ESD-Schutzbauelements ist in 12 dargestellt. Hier wird zur dynamischen Triggerung eine kapazitive Gatekopplung mittels eines Widerstands R (vorzugweise im 10 kΩ-Bereich) im Zusammenwirken mit der im MOS Transistor bereits enthaltenen (parasitär wirkenden) Gate-Drain-Kapazität CGD verwendet. Durch einen ESD-Störimpulses am Drain D, welcher im Allgemeinen eine steile Flanke aufweist, wird über die Gate-Drain-Kapazität CGD die Spannung am Gate G angehoben und der MOS-Transistor schaltet ein. Der daraus resultierende Strom am Drain D verursacht wiederum einen Spannungsabfall im Drain-Erweiterungsgebiet HV-NWELL unterhalb des Pdiff-Anodengebiets A-P+ und erzeugt eine Potentialdifferenz zwischen Emitter und Basis des PNP-Transistors. Diese Potentialdifferenz bewirkt, dass der PNP-Transistor eingeschaltet wird. Die Triggerspannung kann dabei vorzugsweise durch die Größe des Widerstands R zwischen Drain D und Source S eingestellt werden (variabel sein), hängt aber auch von der Steilheit der Flanke des ESD-Störimpulses ab.
  • Eine zweite Ausführungsform des Bauelements ist gemäß 13 und 14 als Double-Resurf-Bauelement ausgeführt (Double Resurf ist ein bekanntes Prinzip zur Erreichung einer hohen Durchbruchspannung bei gleichzeitig möglichst geringem Einschaltwiderstand bei LDMOS- und HVMOS-Transistoren). Das P-Resurf-Gebiet in den Eckbereichen 2a, 2b großflächig (insbesondere über die gesamte Weite) an das Bulk-Gebiet PWELL angeschlossen, wie 14 es zeigt. Hierdurch wirkt das P-Resurf-Gebiet als Kollektor des PNP-Transistors in den Eckbereichen 2a, 2b. Das ist für die beabsichtigte Wirkungsweise des Bauelements von Vorteil.
  • Alle im Weiteren dargestellten Ausführungsformen des Bauelements gelten analog auch für das in den 13 und 14 dargestellte Double-Resurf-Bauelement der zweiten erfindungsgemäßen Ausführungsform.
  • In einer dritten Ausführungsform des erfindungsgemäßen Bauelements, dargestellt in 15 und 16, wird die Dotierung des Bulkgebiets PWELL vorzugsweise unterhalb des Ndiff Source-Anschlussgebiets S-N+ und Pdiff Bulk-Anschlussgebiets B-P+ durch eine zusätzliche Bor-Implantation (im Bereich 1013/cm2 bis 1014/cm2) erhöht. Diese Ausführungsform ist dann vorteilhaft, wenn die Dotierung des Bulkgebiets PWELL so gering ist, dass der Spannungsabfall über den PWELL-Widerstand RPW , welcher in 10 dargestellt ist, infolge des Löcherstroms, welcher durch Stoßionisation an dem gesperrten pn-Übergangs zwischen Drain-Erweiterungsgebiet HV-NWELL und Bulkgebiet PWELL in dem Bulkgebiet erzeugt wird, zum Bulk B so groß wird, dass der parasitäre NPN-Transistor im Innenbereich 1 vor dem PNP-Transistor in den Eckbereichen 2a, 2b einschaltet.
  • Dadurch besteht zum einen die Gefahr der Schädigung des Bauelements, bevor der PNP-Transistor zumindest in den Eckbereichen 2a, 2b bzw. der Thyristor (SCR) im Innenbereich einschaltet, zum anderen wird die beabsichtigte Wirkungsweise verhindert, dass zuerst nur der PNP-Transistor insbesondere in den Eckbereichen einschaltet. Die hohe p-Dotierung unterhalb der Anschlussgebiete des Source S und des Bulk B wird vorzugsweise in der gesamten P-Wanne PWELL durch Erzeugung eines entsprechenden retrograden Wannenprofils erzeugt, welches insbesondere zur Oberfläche hin abfallen kann. Weiter vorzugsweise wird die hohe P-Dotierung über eine zusätzliche Maskenebene nur in den Anschlussgebieten des Source S und des Bulk B und mit Abstand zum Kanalbereich des MOS-Transistors erzeugt, um einen Einfluss auf die MOS-Transistor-Eigenschaften, insbesondere die Schwellspannung, zu verhindern. Mit entsprechend hoher p-Dotierung unter den Anschlussgebieten des Source S und des Bulk B wird die Triggerung des parasitären NPN-Transistors im Innenbereich 1 verzögert. Damit kann der PNP-Transistor zuerst Einschalten (in den Eckbereichen 2a, 2b) und der Triggerstrom des Thyristors (SCR) erhöht sich, was beides für die Wirkungsweise von Vorteil ist.
  • In der zumindest einen P-Wanne PWELL ist ein dotiertes Gebiet H-P+ angeordnet, welches unter dem zumindest einen zweiten p-dotierten Gebiet B-P+ angeordnet ist, dies im Schnitt C'-C'. Die Dotierungskonzentration ist indes geringer als im Pdiff-Gebiet, wo sie ca. 1015/cm2 beträgt.
  • In einer vierten Ausführungsform des erfindungsgemäßen Bauelements, siehe 17 und 18, liegt das Bulkgebiet PWELL in und/oder auf einem P-Substrat.
  • In einer fünften Ausführungsform des erfindungsgemäßen Bauelements ist das Drain-Erweiterungsgebiet HV-NWELL, d.h. die Basis des PNP-Transistors vorzugsweise in den Eckbereichen 2a, 2b mit schwebendem Potential ausgeführt, d.h. floatend oder n.c., wie dies in 19 und 20 dargestellt wird.
  • Das entsprechende ESB ist in 21 dargestellt.
  • Diese Variante ist insbesondere für eine Anwendung als ESD-Schutzbauelement geeignet. Der PNP-Transistor schaltet bei schwebender Basis leichter ein, als wenn die Basis mit dem Emitter kurzgeschlossen ist. Die Triggerung erfolgt dabei, wie oben beschrieben, durch pn-Durchbruch oder Verschiebungsstrom am Übergang von dem Bulkgebiet PWELL zu dem Drain-Erweiterungsgebiet HV-NWELL oder durch Einschalten des Gates G, z.B. mittels einer kapazitiven Gatekopplung. Dadurch verringern sich die Triggerspannung und der Triggerstrom des PNP-Transistors in den Eckbereichen 2a, 2b, was für Anwendungen als ESD-Schutzbauelement vorteilhaft ist, insbesondere für die dynamische Triggerung. Ein Beispiel eines ESB als ESD-Schutzbauelement mit kapazitiver Gatekopplung ist in 22 da rgestellt.
  • In einer sechsten Ausführungsform des erfindungsgemäßen Bauelements, welche in 23 und 24 dargestellt ist, wird eine zusätzliche Bor-Implantation mit hoher Dosis unterhalb des Ndiff-Source-Gebiets S-N+ und Pdiff-Bulk-Anschlussgebiets B-P+ entsprechend der dritten Ausführungsform eingebracht. Mit dieser Ausführungsform kann der Triggerstrom IT (2) des Thyristors (SCR), welcher in 11 dargestellt ist, besonders stark erhöht werden, wobei aber die verringerte Triggerspannung des PNP-Transistors erhalten bleibt.
  • In einer siebten Ausführungsform des Bauelements, welche in 25 und 26 dargestellt ist, sind das Pdiff-Anodengebiet A-P+ und das Ndiff-Drain-Diffusionsgebiet D-N+ von einem NWELL-Gebiet NWELL umgeben. Diese Variante ist vorteilhaft zur Verhinderung von „Punchthrough“ (Durchschlag) zwischen dem Pdiff Anodengebiet A-P+ und dem P-Substrat bei gering dotiertem Drain-Erweiterungsgebiet HV-NWELL.
  • In einer achten Ausführungsvariante des Bauelements sind in einem Bauelement entsprechend der sechsten Ausführungsform zusätzlich das Pdiff Anodengebiet und das Ndiff Drain-Diffusionsgebiet von einem NWELL-Gebiet umgeben.
  • In einer weiteren hier nicht bildlich dargestellten Ausführung liegt in einem Bauelement entsprechend der dritten Ausführungsform das Bulkgebiet PWELL im P-Substrat, wie es das vierte Beispiel zeigt.
  • In noch weiteren Ausführungsvarianten liegen in den zugehörigen Bauelementen entsprechend der fünften bis achten Ausführungsform das jeweilige Bulkgebiet PWELL im P-Substrat.
  • Weitere hier nicht bildlich dargestellte Ausführungsvarianten sind ESD-Schutzbauelemente entsprechend den 8 bis 18, die auf die gleiche Weise aus Verarmungs-NLDMOS Transistoren abgeleitet sind. Außerdem sind vorteilhafte Kombinationen der Merkmale der dargestellten Ausführungsformen möglich.
  • Zusammenfassend ist der Triggerstrom des im beschriebenen ESD-Halbleiterschutzbauelement enthaltenen Thyristors (SCR) entsprechend der jeweiligen Ausführungsform auf folgende Weise einstellbar:
    • (1) Verhältnis der Weite des PNP-Transistors zum Thyristor. Wegen der höheren ESD-Festigkeit pro Weite des Thyristors im Vergleich zum PNP-Transistor kann dabei der Thyristor eine deutlich kleinere Weite haben als der PNP-Transistor.
    • (2) Drain-Erweiterungsgebiet HV-NWELL (PNP-Basis) schwebend oder mit p-dotierter Anode A verbunden.
    • (3) Erhöhte Dotierung der P-Wanne PWELL bzw. zusätzliche p-Dotierung unter Ndiff Source S-N+- und Pdiff Bulk-Anschlussgebiet B-P+.
    • (5) Pdiff Anode A-P+ von N-Wanne NWELL umgeben oder nicht.
    • (6) Länge der Pdiff Anode A-P+ im Innenbereich 1 des Bauelements und/oder
    • (7) Vertauschen von Ndiff Drain-Anschlussgebiet D-N+ und Pdiff Anodengebiet A-P+ im Innenbereich 1 des Bauelements.
  • Jeweils eine Maßnahme oder zwei oder mehrere zusammen bilden die Einstellbarkeit.
  • Bezugszeichenliste
    • 1
    Innenbereich
    2a, 2b
    Außenbereich (oder Eckbereich)
    W1
    Weite des Innenbereichs
    W2a, W2b
    Weite des Außenbereichs (oder Eckbereichs), variabel
    A'-A'
    Schnitt im Innenbereich
    B' - B', C' - C'
    Schnitte im Außenbereich (oder Eckbereich)
    D
    Drain
    A
    Anode
    G
    Gate
    S
    Source
    B
    Bulk
    N+
    n-dotierter Bereich, Ndiff Gebiet
    P+
    p-dotierter Bereich, Pdiff Gebiet
    D-N+
    n-dotiertes Gebiet am Drain, Ndiff Drain Anschlussgebiet
    A-P+
    p-dotiertes Gebiet an Anode, Pdiff Anodengebiet
    S-N+
    n-dotiertes Gebiet an Source, Ndiff Sourcegebiet
    B-P+
    p-dotiertes Gebiet an Bulk, Pdiff Bulkanschlussgebiet
    I
    Isolationsgebiet
    HV-NWELL
    erste N-Wanne, Drain-Erweiterungsgebiet
    PWELL
    P-Wanne, Bulk-Gebiet
    NWELL
    zweite N-Wanne
    P-Resurf
    p-dotiertes Gebiet
    RPW
    ohmscher Widerstand der P-Wanne
    RHVNW
    ohmscher Widerstand der N-Wanne
    R
    ohmscher Wiederstand
    CGD
    Gate-Drain Kapazität
    VH
    Haltespannung eines SCR-LDMOS
    VH (1)
    Haltespannung des PNP-Transistors in einem Bauteil nach einer Ausführungsform der Erfindung
    VH (2)
    SCR-Haltespannung in einem Bauteil nach einer Ausführungsform
    VT
    Triggerspannung eines SCR-LDMOS
    VT (1)
    Triggerspannung des PNP-Transistors in einem Bauteil nach einer Ausführungsform der Erfindung
    VT (2)
    SCR-Triggerspannung in einem Bauteil nach einer Ausführungsform
    IT
    Triggerstrom eines SCR-LDMOS
    IT (1)
    Triggerstrom des PNP-Transistors in einem Bauteil nach einer Ausführungsform der Erfindung
    IT (2)
    SCR-Triggerstrom in einem Bauteil nach einer Ausführungsform

Claims (21)

  1. Bauelement zum Schutz vor elektrostatischen Entladungen mit einem integrierten Halbleiterschutzbauelement, aufweisend ... - einen Innenbereich (1), der zumindest als Thyristor (SCR) ausgebildet ist; - zumindest einen Außenbereich (2a, 2b), insbesondere als ein Eckbereich, der zumindest als PNP-Transistor ausgebildet und eingerichtet ist, vor elektrostatischen Entladungen (ESD) zu schützen, wobei der Innenbereich (1) und der zumindest eine Außenbereich (2a,2b) aneinander angrenzend angeordnet sind.
  2. Bauelement nach Anspruch 1, wobei Abschnitte des zumindest einen Innenbereichs (1) und Abschnitte des zumindest einen Außenbereichs (2a, 2b), welche jeweils aus Halbleitermaterialien bestehen, im Wesentlichen in Richtung ihrer längeren Hauptachse parallel zueinander ausgerichtet sind.
  3. Bauelement nach Anspruch 1 oder 2, wobei der Innenbereich (1) folgende Abschnitte aufweist ... - zumindest ein erstes n-dotiertes Gebiet (D-N+), an welchem zumindest ein Drain (D) anschließbar ist; - zumindest ein neben dem zumindest einen ersten n-dotierten Gebiet (D-N+) angeordnetes erstes p-dotiertes Gebiet (A-P+), an welchem zumindest eine Anode (A) anschließbar ist und welches insbesondere an dem zumindest einen ersten n-dotierten Gebiet angeordnet ist; - zumindest eine erste N-Wanne (HV-NWELL), in der das erste n-dotierte Gebiet (D-N+) und das zumindest eine erste p-dotierte Gebiet (A-P+) angeordnet sind; - ein mit Abstand zu dem zumindest einen ersten n-dotierten Gebiet (D-N+) und/oder zu dem zumindest einen ersten p-dotierten Gebiet (A-P+) angeordnetes zweites n-dotiertes Gebiet (S-N+), an welchem eine Source (S) anschließbar ist; - zumindest ein neben dem zumindest einen zweiten n-dotierten Gebiet (S-N+) angeordnetes zweites p-dotiertes Gebiet (B-P+), an welchem ein Bulk (B) anschließbar ist und welches insbesondere an dem zumindest einen zweiten n-dotierten Gebiet (S-N+) angeordnet ist; - zumindest eine P-Wanne (PWELL), in der das zumindest eine zweite n-dotierte Gebiet (S-N+) und das zumindest eine zweite p-dotierte Gebiet (B-P+) angeordnet sind, wobei die zumindest eine P-Wanne insbesondere in der zumindest einen erste N-Wanne (HV-NWELL) angeordnet ist und/oder an diese grenzt; und - zumindest ein zwischen dem zumindest einen ersten n-dotierten Gebiet (D-N+) und/oder dem zumindest einen ersten p-dotierten Gebiet (A-P+) und dem zumindest einen zweiten n-dotierten Gebiet (S-N+) angeordnetes Isolationsgebiet (I), über welchem ein Gate (G) anschließbar ist; - wobei der Thyristor im Innenbereich (1) durch das zumindest eine erste p-dotierte Gebiet, die zumindest eine erste N-Wanne (HV-NWELL), die zumindest eine P-Wanne (PWELL) und das zumindest eine zweite n-dotierte Gebiet (S-N+) gebildet ist.
  4. Bauelement nach einem der Ansprüche 1 bis 3, wobei der zumindest eine Außenbereich (2a, 2b) folgende Abschnitte aufweist - zumindest ein erstes p-dotiertes Gebiet (A-P+), an welchem zumindest eine Anode (A) anschließbar ist, - zumindest eine erste N-Wanne (HV-NWELL), in der, insbesondere das erste n-dotierte Gebiet (D-N+) und, das zumindest eine erste p-dotierte Gebiet (A-P+) angeordnet sind, - zumindest ein zweites p-dotiertes Gebiet (B-P+), an welchem ein Bulk (B) anschließbar ist, und - zumindest eine P-Wanne (PWELL), in der das zumindest eine zweite p-dotierte Gebiet (B-P+) angeordnet ist, wobei die zumindest eine P-Wanne insbesondere in der zumindest einen erste N-Wanne (HV-NWELL) angeordnet ist und/oder an diese angrenzt, - zumindest ein zwischen dem zumindest einen ersten n-dotierten Gebiet (D-N+) und/oder dem zumindest einen ersten p-dotierten Gebiet (A-P+) und dem zumindest einen zweiten p-dotierten Gebiet (B-P+) angeordnetes Isolationsgebiet (I), über welchem ein Gate (G) anschließbar ist; - wobei der PNP-Transistor im Außengebiet durch das zumindest eine erste p-dotierte Gebiet (A-P+), die zumindest eine erste N-Wanne (HV-NWELL) und die zumindest eine P-Wanne (PWELL) gebildet ist.
  5. Bauelement nach Anspruch 4, wobei der zumindest eine Außenbereich (2a, 2b) des Weiteren aufweist ... - ein mit Abstand zu dem zumindest einen ersten n-dotierten Gebiet (D-N+) und/oder zu dem zumindest einen ersten p-dotierten Gebiet (A-P+) angeordnetes zweites n-dotiertes Gebiet (S-N+), welches an eine Source (S) anschließbar ist; - zumindest ein erstes n-dotiertes Gebiet (D-N+), an welchem eine Drain (D) anschließbar ist, und/oder - zumindest ein zwischen dem zumindest einen ersten n-dotierten Gebiet (D-N+) und/oder dem zumindest einen ersten p-dotierten Gebiet (A-P+) und dem zumindest einen zweiten n-dotierten Gebiet (S-N+) angeordnetes Isolationsgebiet (I), zur Aufnahme eines Gates (G); - wobei das erste p-dotiertes Gebiet (A-P+), insbesondere direkt, neben dem zumindest einen ersten n-dotierten Gebiet (D-N+) angeordnet ist.
  6. Bauelement nach einem der Ansprüche 1 bis 5, wobei zumindest ein Abschnitt des zumindest einen Außenbereichs (2a, 2b) als gemeinsamer Abschnitt mit einem dazu korrespondierenden Abschnitt des Innenbereichs (1) ausgebildet ist.
  7. Bauelement nach einem der Ansprüche 2 bis 6, wobei zumindest ein p-dotiertes Gebiet (P-Resurf, P-Resurf), welches zwischen dem zumindest einen ersten n-dotierten Gebiet (D-N+, D-N+) und der zumindest einen P-Wanne (PWELL, PWELL) angeordnet ist, und welches insbesondere in dem zumindest einen Außenbereich (2a, 2b) direkt an der zumindest einen P-Wanne (PWELL, PWELL) angeordnet ist und welches eingerichtet ist als Kollektor des PNP-Transistors zu wirken.
  8. Bauelement nach einem der Ansprüche 2 bis 7, wobei zumindest ein in der zumindest einen P-Wanne (PWELL, PWELL) angeordnetes p-dotiertes, bevorzugt hochdotiertes und besonders bevorzugt mit etwa 1013/cm2 bis 1014/cm2 dotiertes, Gebiet (H-P+, H-P+), welches insbesondere unter dem zumindest einen zweiten p-dotierten Gebiet (B-P+, B-P+) angeordnet ist.
  9. Bauelement nach einem der Ansprüche 2 bis 8, wobei das zumindest eine erste n-dotierte Gebiet (D-N+, D-N+) und/oder das zumindest eine erste p-dotierte Gebiet (A-P+, A-P+) in zumindest eine, insbesondere in der zumindest einen ersten N-Wanne (HV-NWELL, HV-NWELL) angeordneten, zweite N-Wanne (NWELL, NWELL) angeordnet sind, die insbesondere eine höhere Dotierungskonzentration als die zumindest eine erste N-Wanne (HV-NWELL) aufweist.
  10. Bauelement nach einem der Ansprüche 1 bis 9, wobei das Bauelement jeweils zwei Source (S) und zwei zweite n-dotierte Gebiete (S-N+, S-N+) aufweist und insbesondere von allen übrigen Abschnitten nur jeweils einen einzigen aufweist und/oder alle Abschnitte mittelpunktsymmetrisch angeordnet oder ausgebildet sind.
  11. Bauelement nach einem der Ansprüche 1 bis 10, wobei der Innenbereich (1) zwischen zwei Außenbereichen (2a, 2b) angeordnet ist.
  12. Bauelement nach einem der Ansprüche 1 bis 11, wobei das zumindest eine erste n-dotierte Gebiet (D-N+) als Gebiet mit schwebendem Potential ausgeführt ist.
  13. Bauelement nach einem der Ansprüche 1 bis 12, wobei eine Weite (W2a,W2b) des zumindest einen Außenbereichs (2a, 2b) größer ist, als eine Weite (W1) des zumindest einen Innenbereichs (1).
  14. Bauelement nach einem der Ansprüche 1 bis 13, mit einem MOS Transistor und einem integrierten Halbleiterschutzbauelement.
  15. Bauelement nach Anspruch 14, wobei der MOS-Transistor als Verarmungs-Feldeffekttransistor ausgeführt ist.
  16. Bauelement nach einem der Ansprüche 14 oder 15, wobei zwischen ein Gate (G) und die Source (S) ein Widerstand (R), bevorzugt gleich oder größer als 10kΩ, besonders bevorzugt variabel ausgebildet ausgeführt, geschaltet ist.
  17. Bauelement nach einem der Ansprüche 14 bis 16, wobei Bulk (B) und die Source (S) und/oder Drain (D) und eine Anode (A) kurzgeschlossen sind.
  18. Bauelement nach einem der vorigen Ansprüche, wobei der PNP-Transistor in den Eckbereichen (2a, 2b) zeitlich vor dem Thyristor im Innenbereich (1) bei einem ESD Puls triggert und als eine erste ESD-Schutzstufe wirkt, die eine hohe Haltespannung (VH (1)) hat, wobei die hohe Haltespannung mehr als die Hälfte der Triggerspannung (VT, VT (1)) beträgt.
  19. Bauelement nach einem der vorigen Ansprüche, wobei eine Zündung des Thyristors im Innenbereich (1) und damit eine thyristor-typische niedrige Haltespannung (VH, VH (1)) erst bei höheren Strömen (IT (2)) erreicht, welche hohen Ströme zumindest 200mA betragen.
  20. Verfahren zum Herstellen eines Bauelements oder MOS-Transistors nach einem der vorherigen Ansprüche, wobei auf einem P-Substrat zumindest eine erste N-Wanne (HV-NWELL) angeordnet wird und weitere Abschnitte durch Erzeugen entsprechender mittelpunkt-symmetrischer Bahnen und Lagen angeordnet werden.
  21. Verfahren nach Anspruch 20, wobei das Bauelement als ein HalbleiterschutzBauelement ausgebildet wird.
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