DE102004014744B4

DE102004014744B4 - Halbleiterbaugruppe mit einem Graben zum Treiben eines Schaltselement und Vermeiden eines Latch-up Durchbruchs

Info

Publication number: DE102004014744B4
Application number: DE102004014744A
Authority: DE
Inventors: Kazunari Hatade; Hajime Akiyama; Kazuhiro Shimizu
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2003-03-27
Filing date: 2004-03-25
Publication date: 2013-02-07
Anticipated expiration: 2024-03-26
Also published as: JP2004296831A; US7777279B2; TWI237384B; CN1303689C; KR20040085031A; US7408228B2; KR100789308B1; TW200425467A; US6979850B2; CN1542967A; US20040189353A1; US20080272440A1; US20080265334A1; DE102004014744A1; US20070114614A1; US7190034B2; US7545005B2; JP4387119B2; DE102004064209B3; US20060011960A1

Abstract

Halbleiterbaugruppe zum Treiben eines Schaltelements (Q1), das eine erste Elektrode, eine zweite Elektrode und eine Steuerelektrode hat, wobei die Halbleiterbaugruppe folgendes aufweist: – einen ersten Anschluß (VS), der mit der ersten Elektrode verbindbar ist; – einen zweiten Anschluß (VB), der mit der ersten Elektrode durch ein kapazitives Element (C1) verbindbar ist; – ein Halbleitersubstrat (21), das einen ersten Leitfähigkeitstyp hat; – einen ersten Störstellenbereich (28), der in einer Hauptoberfläche des Halbleitersubstrats (21) gebildet ist und einen zweiten Leitfähigkeitstyp hat; – einen zweiten Störstellenbereich (29), der in einer Hauptoberfläche des ersten Störstellenbereichs (28) gebildet ist und den ersten Leitfähigkeitstyp hat; – einen ersten Transistor (14), der einen Source-/Drainbereich (14S) vom zweiten Leitfähigkeitstyp hat, wobei der Source-/Drainbereich (14S) des ersten Transistors (14) in einer Hauptoberfläche des zweiten Störstellenbereichs (29) gebildet und mit dem ersten Anschluß (VS) verbunden ist; – einen zweiten Transistor (15), der...

Description

Die Erfindung betrifft Halbleiterbaugruppen zum Treiben eines Schaltelements. Derartige Halbleitergruppen sind beispielsweise geeignet als Treibereinrichtung zum Treiben von Leistungsgeräten, wie etwa Wechselrichtern bzw. Invertern.
Aus dem Stand der Technik, beispielsweise aus der Druckschrift JP 2002-252333 A , ist eine Halbleiterbaugruppe bekannt, welche einen Widerstand aufweist, um einen Strom durch eine parasitäre Diode zu unterdrücken. Des Weiteren ist aus der Druckschrift DE 103 22 742 A1 eine MOS-Struktur mit Hochspannungsfestigkeit bekannt, welche unter Verwendung eines Bootstrap-Schaltungssystems den Betrieb eines parasitären Transistors verhindert. Darüber hinaus kann, wie in der Druckschrift US 6 465 283 B1 offenbart ist, durch Ionen-Implantation ein Latch-up-Effekt verhindert werden. Um eine Fehlfunktion oder eine Zerstörung eines Halbleiterbauteils aufgrund eines Latch-up-Effekts zu verhindern, sind aus den Druckschriften US 2002/0195659 A1 und EP 0 382 865 A1 Halbleiterbaugruppen bekannt, welche eine elektrisch isolierende Grabentrennstruktur aufweisen. Zudem ist aus der Druckschrift US 4 922 317 A ein Halbleiterbauelement bekannt, welches zur Vermeidung eines Latch-up Effekts eine Schottky-Sperrschicht aufweist.
Ein Leistungsgerät weist einen ersten und einen zweiten N-Kanal-Bipolartransistor mit isolierter Steuerelektrode bzw. N-Kanal-IGBTs, die in Reihe geschaltet sind, und eine Leistungsgerät-Treibereinrichtung auf. Die Kollektorelektrode des ersten IGBT ist mit einer Hauptenergieversorgung verbunden, und die Emitterelektrode des zweiten IGBT ist mit Erdpotential verbunden. Die Emitterelektrode des ersten IGBT und die Kollektorelektrode des zweiten IGBT sind mit einer Last verbunden. Freilaufdioden sind antiparallel jeweils mit dem ersten und dem zweiten IGBT verbunden, um den ersten und den zweiten IGBT vor der durch die Last bedingten Gegen-EMK zu schützen.
Die Leistungsgerät-Treibereinrichtung weist einen hochspannungsseitigen Treiberbereich zur Steuerung des ersten IGBT und einen niederspannungsseitigen Treiberbereich zur Steuerung des zweiten IGBT auf. Die Leistungsgerät-Treibereinrichtung besitzt einen VS-Anschluss, der mit der Emitterelektrode des ersten IGBT verbunden ist, einen VB-Anschluss, der mit der Emitterelektrode des ersten IGBT durch einen Kondensator verbunden ist, einen HO-Anschluss, der mit der Steuerelektrode des ersten IGBT verbunden ist, einen COM-Anschluss, der mit der Emitterelektrode des zweiten IGBT verbunden ist, einen VCC-Anschluss, der mit der Emitterelektrode des zweiten IGBT durch einen Kondensator verbunden ist, einen LO-Anschluss, der mit der Steuerelektrode des zweiten IGBT verbunden ist, und einen GND-Anschluss.
VS bezeichnet eine hochspannungsseitige Floating-Offsetspannung, die als Bezugspotential für den hochspannungsseitigen Treiberbereich dient. VB ist eine hochspannungsseitige Floating-Absolutversorgungsspannung, die als Energieversorgung für den hochspannungsseitigen Treiberbereich dient und von einer hochspannungsseitigen Floating-Energieversorgung zugeführt wird. HO ist ein hochspannungsseitiges Treibersignal, das von dem hochspannungsseitigen Treiberbereich ausgegeben wird. COM ist eine gemeinsame Masse.
VCC ist eine niederspannungsseitige festgelegte Versorgungsspannung, die als Energieversorgung für den niederspannungsseitigen Treiberbereich dient und von einer niederspannungsseitigen Energieversorgung mit festgelegter Energiezuführung geliefert wird. LO ist ein niederspannungsseitiges Treibersignal, das von dem niederspannungsseitigen Treiberbereich ausgegeben wird. GND ist ein Massepotential.
Es wird nun die herkömmliche Leistungsgerät-Treibereinrichtung, und zwar speziell der hochspannungsseitige Treiberbereich, beschrieben.
Der hochspannungsseitige Treiberbereich weist einen CMOS-Schaltkreis mit PMOS- und NMOS-Transistoren auf. Die Source-Elektrode des PMOS-Transistors ist mit dem VB-Anschluss verbunden, die Source-Elektrode des NMOS-Transistors ist mit dem VS-Anschluss verbunden, und die jeweiligen Drain-Elektroden des PMOS- und des NMOS-Transistors sind mit dem HO-Anschluss verbunden.
Als nächstes wird die Struktur der herkömmlichen Halbleiterbaugruppe mit dem CMOS-Schaltkreis beschrieben. Die Halbleiterbaugruppe hat ein p^–-leitendes Siliciumsubstrat, einen in der oberen Oberfläche des p^–-leitenden Siliciumsubstrats gebildeten n-leitenden Störstellenbereich, eine in der oberen Oberfläche des n-leitenden Störstellenbereichs gebildete p-leitende Mulde, n-leitende Source- und Drainbereiche des NMOS-Transistors, die in der oberen Oberfläche der p-leitenden Mulde gebildet sind, p-leitende Source- und Drainbereiche des PMOS-Transistors, die in der oberen Oberfläche des n-leitenden Störstellenbereichs gebildet sind, und einen p⁺-leitenden Trennbereich, der in der oberen Oberfläche des p^–-leitenden Siliciumsubstrats und in Kontakt mit dem n-leitenden Störstellenbereich gebildet ist.
Ein Kanalbildungsbereich ist zwischen den Source- und Drainbereichen des NMOS-Transistors definiert, und eine Gateelektrode des NMOS-Transistors befindet sich auf dem Kanalbildungsbereich mit einer zwischen beiden angeordneten Gateisolierschicht. Ebenso ist zwischen den Source- und Drainbereichen des PMOS-Transistors ein Kanalbildungsbereich definiert, und eine Gateelektrode des PMOS-Transistors befindet sich auf dem Kanalbildungsbereich mit einer zwischen beiden angeordneten Gateisolierschicht.
Der Sourcebereich des NMOS-Transistors ist mit dem VS-Anschluss verbunden, und der Sourcebereich des PMOS-Transistors ist mit dem VB-Anschluss verbunden. Die Drainbereiche des NMOS- und des PMOS-Transistors sind gemeinsam mit dem HO-Anschluss verbunden.
Techniken in Bezug auf Halbleiterbaugruppen, die CMOS-Schaltkreise haben, sind beschrieben in der JP 11-68 053 A , der JP 62-120 063 A , der JP 60-74 560 A und der JP 5-152 523 A .
Bei dem herkömmlichen Leistungsgerät und der Leistungsgerät-Treibereinrichtung kann sich während regenerativer Perioden (d. h. Perioden, in denen Freilaufdioden infolge der Gegen-EMK von der Last einschalten) die hochspannungsseitige Floating-Offsetspannung VS zu einer negativen Spannung ändern, die niedriger als die gemeinsame Masse COM ist.
Die negative Änderung der hochspannungsseitigen Floating-Offsetspannung VS wird durch den Kondensator zu der hochspannungsseitigen Floating-Absolutversorgungsspannung VB übertragen, und dann erfährt auch das Potential der hochspannungsseitigen Floating-Absolutversorgungsspannung VB eine negative Änderung.
Die negative Änderung der hochspannungsseitigen Floating-Absolutversorgungsspannung VB wird zu dem n-leitenden Störstellenbereich übertragen. Dadurch erfolgt ein Einschalten von parasitären Dioden zwischen dem p⁺-leitenden Trennbereich und dem n-leitenden Störstellenbereich und von parasitären Dioden zwischen dem p^–-leitenden Siliciumsubstrat und dem n-leitenden Störstellenbereich, die normalerweise in Sperrichtung vorgespannt sind, was dazu führt, dass Strom in den n-leitenden Störstellenbereich fließt.
Bei der herkömmlichen Halbleiterbaugruppe kann dann der Strom, der aufgrund des Einschaltens der parasitären Dioden in den n-leitenden Störstellenbereich fließt, dazu führen, dass der hochspannungsseitige Treibersignalausgang HO logisch invertiert wird (Fehlfunktion), oder kann bewirken, dass ein parasitärer Thyristor in den Sperrzustand gelangt, so dass ein Überstrom zu dem CMOS-Schaltkreis fließt, so dass der Schaltkreis oder Teile beschädigt werden können (Latch-up-Durchbruch: Einzelheiten sind aus der eigenen JP 2002-252 333 A zu ersehen).
Aufgabe der Erfindung ist die Angabe einer Halbleiterbaugruppe, die imstande ist, eine Funktionsstörung und einen Latch-up-Durchbruch zu vermeiden, die aus einer negativen Änderung einer Floating-Offsetspannung resultieren.
Die Aufgabe wird durch den im unabhängigen Patentanspruch 1 definierten Gegenstand gelöst.
Vorteilhafte Weiterbildungen sind in den Unteransprüchen angegeben.
Die Erfindung betrifft eine Halbleiterbaugruppe zum Treiben eines Schaltelements mit einer ersten Elektrode, einer zweiten Elektrode und einer Steuerelektrode. Gemäß der Erfindung weist die Halbleiterbaugruppe folgendes auf: einen ersten Anschluss, einen zweiten Anschluss, ein Halbleitersubstrat von einem ersten Leitfähigkeitstyp, einen ersten Störstellenbereich von einem zweiten Leitfähigkeitstyp, einen zweiten Störstellenbereich vom ersten Leitfähigkeitstyp, einen ersten Transistor, einen zweiten Transistor, einen dritten Störstellenbereich vom ersten Leitfähigkeitstyp, einen Graben, einen vierten Störstellenbereich vom ersten Leitfähigkeitstyp, einen fünften Störstellenbereich vom zweiten Leitfähigkeitstyp und eine Floating-Elektrode.
Der erste Anschluss ist mit der ersten Elektrode verbunden. Der zweite Anschluss ist mit der ersten Elektrode durch ein kapazitives Element verbunden. Der erste Störstellenbereich ist in einer Hauptoberfläche des Halbleitersubstrats gebildet. Der zweite Störstellenbereich ist in einer Hauptoberfläche des ersten Störstellenbereichs gebildet.
Der erste Transistor hat einen Source-/Drainbereich vom zweiten Leitfähigkeitstyp, der in einer Hauptoberfläche des zweiten Störstellenbereichs gebildet und mit dem ersten Anschluss verbunden ist. Der zweite Transistor hat einen Source-/Drainbereich vom ersten Leitfähigkeitstyp, der in der Hauptoberfläche des ersten Störstellenbereichs gebildet und mit dem zweiten Anschluss verbunden ist.
Der dritte Störstellenbereich ist in der Hauptoberfläche des ersten Störstellenbereichs gebildet. Der Graben ist in der Hauptoberfläche des ersten Störstellenbereichs gebildet und erstreckt sich durch den dritten Störstellenbereich hindurch. Der vierte Störstellenbereich ist in dem ersten Störstellenbereich in einem Bereich gebildet, der Wandoberflächen des Grabens definiert.
Der fünfte Störstellenbereich ist in der Hauptoberfläche des ersten Störstellenbereichs gebildet und in Kontakt mit dem dritten Störstellenbereich. Die Floating-Elektrode ist in der Hauptoberfläche des ersten Störstellenbereichs gebildet und in Kontakt mit dem dritten bis fünften Störstellenbereich.
Somit ist es möglich, einen Latch-up-Durchbruch zu vermeiden, der aus einer negativen Änderung der Floating-Offsetspannung resultiert.
Die Erfindung wird nachstehend, anhand der Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Diese zeigen in:
1 eine schematische Darstellung zur Erläuterung der Struktur eines Leistungsgeräts und einer Leistungsgerät-Treibereinrichtung;
2 ein Schaltbild, das einen Hauptteil des hochspannungsseitigen Treiberbereichs zeigt;
3 eine schematische Ansicht des Layouts an einer Hochspannungsinsel in der Leistungsgerät-Treibereinrichtung;
4 und 5 Querschnitte, die die Struktur einer Halbleiterbaugruppe gemäß einer ersten nicht erfindungsgemäßen Ausgestaltung zeigen;
6 und 7 Draufsichten von oben, die schematische Beispiele für das Layout des n⁺-leitenden Störstellenbereichs und des p⁺-leitenden Störstellenbereichs zeigen;
8 eine Querschnittsansicht zur Erläuterung von Effekten der Halbleiterbaugruppe gemäß der ersten nicht erfindungsgemäßen Ausgestaltung;
9 eine Querschnittsansicht, die die Struktur einer Halbleiterbaugruppe gemäß einer zweiten nicht erfindungsgemäßen Ausgestaltung zeigt;
10 eine Querschnittsansicht, die die Struktur einer Halbleiterbaugruppe gemäß einer dritten nicht erfindungsgemäßen Ausgestaltung zeigt;
11 eine Querschnittsansicht, die die Struktur einer Halbleiterbaugruppe gemäß einer vierten nicht erfindungsgemäßen Ausgestaltung zeigt;
12 eine Draufsicht von oben, die schematisch das Layout des p⁺-leitenden Störstellenbereichs und des p⁺-leitenden Störstellenbereichs zeigt;
13 eine Querschnittsansicht, die die Struktur einer Halbleiterbaugruppe gemäß einer fünften nicht erfindungsgemäßen Ausgestaltung zeigt;
14 eine Querschnittsansicht, die die Struktur einer Halbleiterbaugruppe gemäß einer sechsten nicht erfindungsgemäßen Ausgestaltung zeigt;
15 eine Querschnittsansicht, die die Struktur einer erfindungsgemäßen Halbleiterbaugruppe zeigt; und
16 eine Querschnittsansicht, die die Struktur einer Halbleiterbaugruppe gemäß einer neunten nicht erfindungsgemäßen Ausgestaltung der Erfindung zeigt.
Erste nicht erfindungsgemäße Ausgestaltung
1 zeigt schematisch die Konfiguration eines Leistungsgeräts und einer Leistungsgerät-Treibereinrichtung. N-Kanal-IGBTs Q1 und Q2 als Leistungsschaltelemente schalten eine Hochspannung HV oder eine Hauptenergieversorgung. Eine Last ist an einen Knotenpunkt N30 angeschlossen. Freilaufdioden D1 und D2 schützen die IGBTs Q1 und Q2 vor der Gegen-EMK infolge der mit dem Knoten N30 verbundenen Last.
Eine Leistungsgerät-Treibereinrichtung 100 treibt die IGBTs Q1 und Q2. Die Leistungsgerät-Treibereinrichtung 100 ist gemäß einem hochspannungsseitigen Steuereingang HIN zur Steuerung des IGBT Q1 und gemäß einem niederspannungsseitigen Steuereingang LIN zur Steuerung des IGBT Q2 wirksam. Die Leistungsgerät-Treibereinrichtung 100 umfasst einen hochspannungsseitigen Treiberbereich 101 zum Treiben des IGBT Q1, einen niederspannungsseitigen Treiberbereich 102 zum Treiben des IGBT Q2 und einen Steuereingangsverarbeitungsbereich 103.
Wenn nun beispielsweise die IGBTs Q1 und Q2 gleichzeitig einschalten, fließt ein Durchgangsstrom in den IGBTs Q1 und Q2, und dann fließt kein Strom zu der Last, was ein unerwünschter Zustand ist. Der Steuereingangsverarbeitungsbereich 103, der die Steuereingangssignale HIN und LIN empfängt, steuert den hochspannungsseitigen Treiberbereich 101 und den niederspannungsseitigen Treiberbereich 102, um beispielsweise einen solchen unerwünschten Zustand zu verhindern.
Ferner hat die Leistungsgerät-Treibereinrichtung 100 einen VS-Anschluss, der mit der Emitterelektrode des IGBT Q1 verbunden ist, einen VB-Anschluss, der mit der Emitterelektrode des IGBT Q1 durch einen Kondensator C1 verbunden ist, einen HO-Anschluss, der mit der Steuerelektrode des IGBT Q1 verbunden ist, einen COM-Anschluss, der mit der Emitterelektrode des IGBT Q2 verbunden ist, einen VCC-Anschluss, der mit der Emitterelektrode des IGBT Q2 durch einen Kondensator C2 verbunden ist, einen LO-Anschluss, der mit der Steuerelektrode des IGBT Q2 verbunden ist, und einen GND-Anschluss.
VS bezeichnet eine hochspannungsseitige Floating-Offsetspannung, die als Bezugspotential für den hochspannungsseitigen Treiberbereich 101 dient. VB ist eine hochspannungsseitige Floating-Absolutversorgungsspannung, die als Energieversorgung für den hochspannungsseitigen Treiberbereich 101 dient und von einer nicht gezeigten hochspannungsseitigen Floating-Energieversorgung zugeführt wird. HO ist ein hochspannungsseitiges Treibersignal, das von dem hochspannungsseitigen Treiberbereich 101 ausgegeben wird.
COM ist gemeinsame Masse. VCC ist eine niederspannungsseitige festgelegte Versorgungsspannung, die als Energieversorgung für den niederspannungsseitigen Treiberbereich 102 dient und von einer nicht gezeigten niederspannungsseitigen fest vorgegebenen Energieversorgung zugeführt wird. LO ist ein niederspannungsseitiges Treibersignal, das von dem niederspannungsseitigen Treiberbereich 102 ausgegeben wird. GND ist ein Massepotential.
Die Kondensatoren C1 und C2 sind vorgesehen, um zu bewirken, dass die dem hochspannungsseitigen Treiberbereich 101 und dem niederspannungsseitigen Treiberbereich 102 zugeführten Versorgungsspannungen Potentialänderungen folgen, die durch den Betrieb der Leistungseinrichtung verursacht sind.
Bei dieser Konfiguration wird die Hauptenergieversorgung von der Leistungseinrichtung auf der Basis der Steuereingangssignale HIN und LIN geschaltet.
Da der hochspannungsseitige Treiberbereich 101 in Bezug auf das Massepotential GND der Schaltung in einem potentialfreien Zustand wirksam ist, hat die Konfiguration eine Pegelumsetzerschaltung zum Übertragen des Treibersignals zu der hochspannungsseitigen Schaltung.
2 ist ein Schaltbild, das den Hauptteil des hochspannungsseitigen Treiberbereichs 101 in der Leistungsgerät-Treibereinrichtung 100 zeigt. Ein MOS-Element 11 mit hoher Durchbruchspannung, ein Schaltelement, dient als die oben genannte Pegelumsetzerschaltung. Ein CMOS-Schaltkreis (nachstehend als CMOS bezeichnet) 12, eine Schaltkomponente für die hochspannungsseitige Treibersignalausgabe, umfasst einen PMOS-Transistor (nachstehend PMOS) 15 und einen NMOS-Transistor (nachstehend NMOS) 14; der CMOS-Schaltkreis 12 gibt das hochspannungsseitige Treibersignal HO aus. Ein Pegelumsetzerwiderstand 13 zur Einstellung des Gatepotentials für den CMOS-Schaltkreis 12 dient als Pull-up-Widerstand.
Der MOS 11 mit hoher Durchbruchspannung schaltet den CMOS-Schaltkreis 12 entsprechend dem hochspannungsseitigen Steuereingangssignal HIN. Der CMOS-Schaltkreis 12 schaltet die Spannung zwischen der hochspannungsseitigen Floating-Absolutversorgungsspannung VB und der hochspannungsseitigen Floating-Offsetspannung VS um und gibt ein Treibersignal an den hochspannungsseitigen Signalausgang HO aus, so dass das hochspannungsseitige Schaltelement der externen Leistungseinrichtung angetrieben wird.
In der folgenden Beschreibung werden der CMOS-Schaltkreis 12 und der Pegelumsetzerwiderstand 13 gemeinsam als eine hochspannungsseitige Treiberschaltung bezeichnet.
3 ist eine schematische Ansicht des Layouts einer Hochspannungsinsel in der Leistungsgerät-Treibereinrichtung 100. Die hochspannungsseitige Treiberschaltung, die den CMOS-Schaltkreis 12 und den Pegelumsetzerwiderstand 13 aufweist, ist innerhalb eines Bereichs R2 gebildet, der als Hochspannungsinsel bezeichnet wird, wobei der MOS 11 mit hoher Durchbruchspannung in einem Bereich R1 gebildet ist. Aluminiumleitungen 16 und 17 für das Massepotential GND umgeben sie und schirmen sie ab.
Die 4 und 5 sind Querschnittsansichten, die die Struktur der Halbleiterbaugruppe einer ersten nicht erfindungsgemäßen Ausgestaltung zeigen und Querschnitte entlang den Linien IV-IV bzw. V-V von 3 sind. In 4 sind in der oberen Oberfläche eines p^–-leitenden Siliciumsubstrats 21 ein p⁺-leitender Trennbereich 22, ein n^–-leitender Störstellenbereich 23 und n-leitende Störstellenbereiche 24 und 28 gebildet. Eine p-leitende Mulde 29 ist in der oberen Oberfläche des n-leitenden Störstellenbereichs 28 gebildet.
Der p⁺-leitende Trennbereich 22 erreicht das p^–-leitende Siliciumsubstrat 21. Eine Elektrode 34 liegt auf dem p⁺-leitenden Trennbereich 22, und das Potential an dem p^–-leitenden Siliciumsubstrat 21 ist das niedrigste in der Schaltung (GND- oder COM-Potential). Eine p-leitende Mulde 25 ist unter einem n⁺-leitenden Sourcebereich 11S des MOS 11 mit hoher Durchbruchspannung gebildet; die p-leitende Mulde 25 verläuft unter der Gateelektrode 11G mit einer dazwischen angeordneten Gateisolierschicht und bildet den Kanalbereich des MOS 11 mit hoher Durchbruchspannung.
In der p-leitenden Mulde 25 sind ein p⁺-leitender Störstellenbereich 26 und der n⁺-leitende Sourcebereich S11 in Kontakt mit der Sourceelektrode 35. Ferner ist ein n⁺-leitender Drainbereich 11D in Kontakt mit der Drainelektrode 36 des MOS 11 mit hoher Durchbruchspannung gebildet.
Die Drainelektrode 36 des MOS 11 mit hoher Durchbruchspannung ist mit den Gateelektroden 15G und 14G des PMOS 15 und NMOS 14 des CMOS-Schaltkreises 12 verbunden und ferner mit der Sourceelektrode 39 des PMOS 15 und der hochspannungsseitigen Floating-Absolutversorgungsspannung VB durch den Pegelumsetzerwiderstand 13 verbunden.
In dem n-leitenden Störstellenbereich 28, wo der CMOS-Schaltkreis 12 gebildet ist, sind ein p⁺-leitender Sourcebereich 15S und ein n⁺-leitender Störstellenbereich 30 in Kontakt mit der Sourceelektrode 39 des PMOS 15 gebildet, und ein p⁺-leitender Drainbereich 15D ist in Kontakt mit der Drainelektrode 37 gebildet. An der oberen Oberfläche des n-leitenden Störstellenbereichs 28 ist die Gateelektrode 15G des PMOS 15 mit einer dazwischen angeordneten Gateisolierschicht gebildet. Eine Elektrode 38 liegt auf der Gateelektrode 15G.
Der NMOS 14 ist innerhalb der p-leitenden Mulde 29 gebildet, wobei ein n⁺-leitender Drainbereich 14D in Kontakt mit der Drainelektrode 44 des NMOS 14 gebildet ist und ein n⁺-leitender Sourcebereich 14S und ein p⁺-leitender Störstellenbereich 31 in Kontakt mit der Sourceelektrode 42 sind. An der oberen Oberfläche der p-leitenden Mulde 29 liegt die Gateelektrode 14G des NMOS 14 mit einer dazwischen angeordneten Gateisolierschicht. Eine Elektrode 43 liegt auf der Gateelektrode 14G.
In der oberen Oberfläche des n-leitenden Störstellenbereichs 28 ist ein p⁺-leitender Störstellenbereich 33 zwischen dem NMOS 14 und dem PMOS 15 und in Kontakt mit der p-leitenden Mulde 29 gebildet. Eine Elektrode 41 liegt auf dem p⁺-leitenden Störstellenbereich 33, und die Elektrode 41 ist mit der hochspannungsseitigen Floating-Offsetspannung VS verbunden. Der p⁺-leitende Störstellenbereich 33 hat eine höhere Störstellenkonzentration als die p-leitende Mulde 29, und der p⁺-leitende Störstellenbereich 33 ist flacher als die p-leitende Mulde 29.
Zwischen dem p⁺-leitenden Störstellenbereich 33 und dem PMOS 15 ist in der oberen Oberfläche des n-leitenden Störstellenbereichs 28 ein n⁺-leitender Störstellenbereich 32 gebildet. Eine Elektrode 40 liegt auf dem n⁺-leitenden Störstellenbereich 32, und die Elektrode 40 ist mit der hochspannungsseitigen Floating-Absolutversorgungsspannung VB verbunden.
Gemäß 5 sind in der oberen Oberfläche des p^–-leitenden Siliciumsubstrats 21 der p⁺-leitende Trennbereich 22, ein n^–-leitender Störstellenbereich 50 und der n-leitende Störstellenbereich 28 vorhanden. Eine Elektrode 52 liegt auf dem p⁺-leitenden Trennbereich 22. Ein n⁺-leitender Störstellenbereich 51 ist in der oberen Oberfläche des n-leitenden Störstellenbereichs 28 gebildet, und eine Elektrode 53 ist auf dem n⁺-leitenden Störstellenbereich 51 gebildet. Die Elektrode 53 ist mit der hochspannungsseitigen Floating-Absolutversorgungsspannung VB verbunden.
Wie 5 zeigt, bilden der p⁺-leitende Sourcebereich 155, der n-leitende Störstellenbereich 28, die p-leitende Mulde 29 und der n⁺-leitende Sourcebereich 14S einen parasitären Lateralthyristor. Der parasitäre Thyristor besteht aus einem pnp-leitenden parasitären Bipolartransistor PBP1 und einem npn-leitenden parasitären Bipolartransistor PBP2.
Die 6 und 7 sind Draufsichten, die schematisch Beispiele für das Layout des n⁺-leitenden Störstellenbereichs 32 und des p⁺-leitenden Störstellenbereichs 33 zeigen. Der p⁺-leitende Trennbereich 22 ist gebildet, um die Bereiche R1 und R2 quadratisch zu umgeben, wie 3 zeigt. Bei dem Beispiel von 6 sind der n⁺-leitende Störstellenbereich 32 und der p⁺-leitende Störstellenbereich 33 zwischen gegenüberliegenden oder einander zugewandten Seiten des NMOS 14 und des PMOS 15 gebildet.
Bei dem Beispiel gemäß 7 umgibt der p⁺-leitende Störstellenbereich 33 die p-leitende Mulde 29, und der n⁺-leitende Störstellenbereich 32 umgibt die p-leitende Mulde 29 zwischen dem p⁺-leitenden Trennbereich 22 und der p-leitenden Mulde 29. Das Beispiel gemäß 6 ermöglicht die Verwendung einer kleineren Chipgröße als das Beispiel von 7.
Im Fall des Leistungsgeräts und der Leistungsgerät-Treibereinrichtung gemäß der ersten nicht erfindungsgemäßen Ausgestaltung sei angenommen, dass während einer regenerativen Periode die hochspannungsseitige Floating-Offsetspannung VS sich zu einer negativen Spannung geändert hat, die niedriger als die gemeinsame Masse COM ist. In diesem Fall wird die negative Änderung der hochspannungsseitigen Floating-Offsetspannung VS durch den in 1 gezeigten Kondensator C1 zu der hochspannungsseitigen Floating-Absolutversorgungsspannung VB übertragen, was zu einer negativen Potentialänderung der hochspannungsseitigen Floating-Absolutversorgungsspannung VB führt.
Unter Bezugnahme auf die 4 und 5 wird die negative Änderung der hochspannungsseitigen Floating-Absolutversorgungsspannung VB zu den n^–-leitenden Störstellenbereichen 23 und 50 und den n-leitenden Störstellenbereichen 24 und 28 übertragen. Infolgedessen schalten die normalerweise in Sperrichtung vorgespannten parasitären Dioden PD1 bis PD4 ein, so dass Strom in den n^–-leitenden Störstellenbereich 23 und die n-leitenden Störstellenbereiche 24 und 28 fließt.
Bei der Halbleiterbaugruppe gemäß der ersten nicht erfindungsgemäßen Ausgestaltung werden jedoch Elektronen, die dem Basisstrom des parasitären Bipolartransistors PBP1 entsprechen, von dem n⁺-leitenden Störstellenbereich 32 absorbiert, der auf einem höheren Potential als die hochspannungsseitige Floating-Offsetspannung VS ist. Der Basisstrom des parasitären Bipolartransistors PBP1 wird somit unterdrückt, und der parasitäre Thyristor schaltet nicht ein, so dass ein Latch-up-Durchbruch des CMOS-Schaltkreises 12 vermieden werden kann.
Ferner werden Löcher, die dem Basisstrom des parasitären Bipolartransistors PBP2 entsprechen, von dem p⁺-leitenden Störstellenbereich 33 absorbiert, der auf einem niedrigeren Potential als die hochspannungsseitige Floating-Absolutversorgungsspannung VB ist. Der Basisstrom des parasitären Bipolartransistors PBP2 wird daher unterdrückt, und der parasitäre Thyristor schaltet nicht ein, so dass ein Latch-up-Durchbruch des CMOS-Schaltkreises 12 vermieden werden kann. Dabei wird der Löcherstrom, der von dem p⁺-leitenden Trennbereich 22 in den n^–-leitenden Störstellenbereich 50 fließt, von dem p⁺-leitenden Störstellenbereich 33 absorbiert, bevor er die p-leitende Mulde 29 erreicht.
Ferner wird der Löcherstrom, der in den n-leitenden Störstellenbereich 28 von dem p^–-leitenden Siliciumsubstrat 21 unmittelbar unter der p-leitenden Mulde 29 fließt, von Elektronen angezogen, die von den n⁺-leitenden Störstellenbereichen 30, 32 in den n-leitenden Störstellenbereich 28 injiziert werden, und wird von dem p⁺-leitenden Störstellenbereich 33 absorbiert, anstatt in die p-leitende Mulde 29 zu fließen.
Wie 5 zeigt, ist der p⁺-leitende Störstellenbereich 33 flacher als die p-leitende Mulde 29 ausgebildet. Daher ist die elektrische Feldstärke des Krümmungsbereichs des p⁺-leitenden Störstellenbereichs 33 höher als die elektrische Feldstärke des Krümmungsbereichs der p-leitenden Mulde 29. Das ermöglicht es dem p⁺-leitenden Störstellenbereich 33, einen größeren Löcherstrom zu absorbieren, so dass ein Latch-up-Durchbruch des CMOS-Schaltkreises 12 noch wirksamer vermieden werden kann.
Wie bereits erwähnt, ist die Störstellenkonzentration des p⁺-leitenden Störstellenbereichs 33 höher als die Störstellenkonzentration der p-leitenden Mulde 29. Daher ist die elektrische Feldstärke des Krümmungsbereichs des p⁺-leitenden Störstellenbereichs 33 höher als die elektrische Feldstärke des Krümmungsbereichs der p-leitenden Mulde 29.
Ferner wird durch die Erhöhung der Störstellenkonzentration des p⁺-leitenden Störstellenbereichs 33 der Schichtwiderstand in dem p⁺-leitenden Störstellenbereich 33 und der Kontaktwiderstand zwischen dem p⁺-leitenden Störstellenbereich 33 und der Elektrode 41 verringert. Das ermöglicht es dem p⁺-leitenden Störstellenbereich 33, einen größeren Löcherstrom zu absorbieren, was einen Latch-up-Durchbruch des CMOS-Schaltkreises 12 noch wirksamer verhindert.
Wie 5 zeigt, ist der p⁺-leitende Störstellenbereich 33 in Kontakt mit der p-leitenden Mulde 29 gebildet, die der Basisschicht des parasitären Bipolartransistors PBP2 entspricht. Somit kann die Chipgröße kleiner sein als dann, wenn zwischen dem p⁺-leitenden Störstellenbereich 33 und der p-leitenden Mulde 29 ein Zwischenraum vorhanden ist; da außerdem der Widerstandswert der Basisschicht des parasitären Bipolartransistors PBP2 verringert ist, kann der p⁺-leitende Störstellenbereich 33 einen größeren Löcherstrom absorbieren, so dass ein Latch-up-Durchbruch des CMOS-Schaltkreises 12 noch wirksamer vermieden wird.
Der größte Teil des Stroms, der wegen der negativen Änderung der hochspannungsseitigen Floating-Offsetspannung VS in den n-leitenden Störstellenbereich 28 fließt, ist der Strom, der von dem p⁺-leitenden Trennbereich 22 durch den n^–-leitenden Störstellenbereich 50 in den n-leitenden Störstellenbereich 28 fließt.
Somit wird insbesondere dann, wenn der p⁺-leitende Trennbereich 22 so gebildet ist, dass er die Bereiche R1 und R2 umgibt, die Ausbildung des p⁺-leitenden Störstellenbereichs 33 und des n⁺-leitenden Störstellenbereichs 32 so, dass sie die n-leitende Mulde 29 umgeben, ein Latch-up-Durchbruch des CMOS-Schaltkreises 12 noch effektiver vermieden.
Die Ausbildung sowohl des n⁺-leitenden Störstellenbereichs 32 als auch des p⁺-leitenden Störstellenbereichs 33 ist zwar am effektivsten, aber die Ausbildung nur eines dieser Bereiche ist ebenfalls wirksam.
Zweite nicht erfindungsgemäße Ausgestaltung
9 ist eine Querschnittsansicht, die die Struktur einer Halbleiterbaugruppe gemäß einer zweiten nicht erfindungsgemäßen Ausgestaltung zeigt; 9 hängt mit 5 zusammen. Dabei sind der n⁺-leitende Störstellenbereich 32 und die Elektrode 40 von 5 durch einen p⁺-leitenden Störstellenbereich 55 und eine Elektrode 56 ersetzt.
Die Elektrode 56 ist mit der hochspannungsseitigen Floating-Absolutversorgungsspannung VB verbunden. Die Störstellenkonzentration des p⁺-leitenden Störstellenbereichs 55 ist höher als die Störstellenkonzentration der p-leitenden Mulde 29, und der p⁺-leitende Störstellenbereich 55 ist flacher als die p-leitende Mulde 29.
Wie bei dem Beispiel in 6 ist der p⁺-leitende Störstellenbereich 55 zwischen den gegenüberliegenden Seiten des NMOS 14 und des PMOS 15 gebildet. Alternativ ist wie bei dem Beispiel in 7 der p⁺-leitende Störstellenbereich 55 zwischen dem p⁺-leitenden Trennbereich 22 und der p-leitenden Mulde 29 gebildet und umgibt die p-leitende Mulde 29.
Bei einer negativen Änderung der hochspannungsseitigen Floating-Offsetspannung VS werden die hochspannungsseitige Floating-Offsetspannung VS und die hochspannungsseitige Floating-Absolutversorgungsspannung VB niedriger als das Potential des p^–-leitenden Siliciumsubstrats 21 und des p⁺-leitenden Trennbereichs 22.
Auch wenn also die parasitären Dioden PD1 bis PD4 einschalten und ein Strom in den n-leitenden Störstellenbereich 28 fließt, werden Löcher, die dem Basisstrom des parasitären Bipolartransistors PBP2 gemäß 5 entsprechen, von den p⁺-leitenden Störstellenbereichen 55 und 33 absorbiert. Der Basisstrom des parasitären Bipolartransistors PBP2 wird daher unterdrückt, und der parasitäre Thyristor schaltet nicht ein, so dass ein Latch-up-Durchbruch des CMOS-Schaltkreises 12 vermieden wird.
Da ferner der p⁺-leitende Störstellenbereich 55 den n⁺-leitenden Störstellenbereich 32 ersetzt, werden dann, wenn die parasitären Dioden PD1 bis PD4 gemäß den 4 und 5 aufgrund einer negativen Änderung der hochspannungsseitigen Floating-Offsetspannung VS einschalten, keine Elektronen von dem p⁺-leitenden Störstellenbereich 55 in den n-leitenden Störstellenbereich 28 injiziert.
Dadurch wird die Zuführung von Löchern von dem p^–-leitenden Siliciumsubstrat 21 und dem p⁺-leitenden Trennbereich 22 verringert, so dass wiederum der in den n-leitenden Störstellenbereich 28 fließende Löcherstrom verringert wird, so dass ein Latch-up-Durchbruch des CMOS-Schaltkreises 12 noch wirksamer verhindert werden kann.
Es ist zwar am wirkungsvollsten, wenn sowohl der p⁺-leitende Störstellenbereich 55 als auch der p⁺-leitende Störstellenbereich 33 gebildet sind, aber die Bildung nur eines davon ist ebenfalls wirkungsvoll.
Dritte nicht erfindungsgemäße Ausgestaltung
10 ist eine Querschnittsansicht der Struktur einer Halbleiterbaugruppe gemäß einer dritten nicht erfindungsgemäßen Ausgestaltung; 10 hängt mit 5 zusammen. Der n⁺-leitende Störstellenbereich 32 und die Elektrode 40, die in 5 gezeigt sind, sind durch einen p⁺-leitenden Störstellenbereich 57 und eine Elektrode 58 ersetzt.
Die Elektrode 58 ist mit der hochspannungsseitigen Floating-Offsetspannung VS verbunden. Die Störstellenkonzentration des p⁺-leitenden Störstellenbereichs 57 ist höher als die Störstellenkonzentration der p-leitenden Mulde 29, und der p⁺-leitende Störstellenbereich 57 ist flacher als die p-leitende Mulde 29.
Wie bei dem Beispiel in 6 ist der p⁺-leitende Störstellenbereich 57 zwischen den gegenüberliegenden Seiten des NMOS 14 und des PMOS 15 gebildet. Alternativ ist wie bei dem Beispiel in 7 der p⁺-leitende Störstellenbereich 57 zwischen dem p⁺-leitenden Trennbereich 22 und der p-leitenden Mulde 29 gebildet und umgibt die p-leitende Mulde 29.
Bei einer negativen Änderung der hochspannungsseitigen Floating-Offsetspannung VS werden die hochspannungsseitige Floating-Offsetspannung VS und die hochspannungsseitige Floating-Absolutversorgungsspannung VB niedriger als das Potential des p^–-leitenden Siliciumsubstrats 21 und des p⁺-leitenden Trennbereiche 22.
Auch wenn die parasitären Dioden PD1 bis PD4 einschalten und Strom in den n-leitenden Störstellenbereich 28 fließt, werden dann Löcher, die dem Basisstrom des parasitären Bipolartransistors PBP2 von 5 entsprechen, von den p⁺-leitenden Störstellenbereichen 57 und 33 absorbiert. Der Basisstrom des parasitären Bipolartransistors PBP2 wird somit unterdrückt, und der parasitäre Thyristor schaltet nicht ein, so dass ein Latch-up-Durchbruch der CMOS-Schaltung 12 vermieden wird.
Da ferner die beiden p⁺-leitenden Störstellenbereiche 57 und 33 mit der hochspannungsseitigen Floating-Offsetspannung VS verbunden sind und gleiches Potential haben, ist der pnp-leitende parasitäre Bipolartransistor, der von dem p⁺-leitenden Störstellenbereich 57, dem n-leitenden Störstellenbereich 28 und dem p⁺-leitenden Störstellenbereich 33 gebildet ist, nicht wirksam. Somit kann eine Fehlfunktion des hochspannungsseitigen Treiberbereichs 101, die aus der Operation dieses parasitären Bipolartransistors resultieren würde, vermieden werden.
Es ist zwar am wirkungsvollsten, wenn sowohl der p⁺-leitende Störstellenbereich 57 als auch der p⁺-leitende Störstellenbereich 33 gebildet sind, aber die Bildung von nur einem davon ist ebenfalls wirkungsvoll.
Vierte nicht erfindungsgemäße Ausgestaltung
11 ist eine Querschnittsansicht der Struktur einer Halbleiterbaugruppe gemäß einer vierten nicht erfindungsgemäßen Ausgestaltung; 11 hängt mit 5 zusammen. Der n⁺-leitende Störstellenbereich 32 und die Elektrode 40 von 5 sind durch einen p⁺-leitenden Störstellenbereich 59 und eine Elektrode 60 ersetzt. Die Elektrode 60 ist mit der hochspannungsseitigen Floating-Absolutversorgungsspannung VB verbunden. Der p⁺-leitende Störstellenbereich 59 ist zwischen dem p⁺-leitenden Drainbereich 15D und dem n⁺-leitenden Störstellenbereich 51 gebildet.
12 ist eine Draufsicht, die schematisch das Layout des p⁺-leitenden Störstellenbereichs 59 und des p⁺-leitenden Störstellenbereichs 33 zeigt. Der p⁺-leitende Trennbereich 22 ist gebildet, um die Bereiche R1 und R2 quadratisch zu umgeben, wie 3 zeigt.
Wie 12 zeigt, ist der p⁺-leitende Störstellenbereich 33 gebildet, um die p-leitende Mulde 29 zu umgeben, und der p⁺-leitende Störstellenbereich 59 ist zwischen dem p⁺-leitenden Trennbereich 22 und der p-leitenden Mulde 29 und dem PMOS 15 gebildet und verläuft parallel zu dem p⁺-leitenden Trennbereich 22, so dass er die p-leitende Mulde 29 und den PMOS 15 umgibt.
Wie bereits erwähnt, ist der größte Teil des Stroms, der aufgrund der negativen Änderung der hochspannungsseitigen Floating-Offsetspannung VS in den n-leitenden Störstellenbereich 28 fließt, der Strom, der von dem p⁺-leitenden Trennbereich 22 durch den n^–-leitenden Störstellenbereich 50 in den n-leitenden Störstellenbereich 28 fließt.
Wenn also, wie 12 zeigt, der p⁺-leitende Störstellenbereich 59 parallel zu dem p⁺-leitenden Trennbereich 22 gebildet ist, kann der p⁺-leitende Störstellenbereich 59 Löcher wirksam absorbieren, die dem Basisstrom des parasitären Bipolartransistors PBP2 entsprechen, bevor diese in die p-leitende Mulde 29 fließen. Der Basisstrom des parasitären Bipolartransistors PBP2 wird somit unterdrückt, und der parasitäre Thyristor schaltet nicht ein, so dass ein Latch-up-Durchbruch der CMOS-Schaltung 12 wirksam vermieden wird.
Es ist zwar am wirkungsvollsten, wenn sowohl der p⁺-leitende Störstellenbereich 59 als auch der p⁺-leitende Störstellenbereich 33 gebildet sind, aber die Bildung von nur einem davon ist ebenfalls wirkungsvoll.
Fünfte nicht erfindungsgemäße Ausgestaltung
13 ist eine Querschnittsansicht der Struktur einer Halbleiterbaugruppe gemäß einer fünften nicht erfindungsgemäßen Ausgestaltung; 13 hängt mit 9 zusammen. Ein Graben 63 ist in der oberen Oberfläche des n-leitenden Störstellenbereichs 28 gebildet und verläuft durch den p⁺-leitenden Störstellenbereich 55; die Innenseite des Grabens 63 ist mit einer Siliciumoxidschicht 61 und Polysilicium 62 ausgefüllt. Ferner ist ein p⁺-leitender Störstellenbereich 64 in demjenigen Bereich des n-leitenden Störstellenbereichs 28 gebildet, der Wandoberflächen des Grabens 63 definiert. Der p⁺-leitende Störstellenbereich 64 ist in Kontakt mit dem p⁺-leitenden Störstellenbereich 55 und der Elektrode 56.
Wie bei dem Beispiel in 6 sind die p⁺-leitenden Störstellenbereiche 55 und 64 zwischen den gegenüberliegenden Seiten des NMOS 14 und PMOS 15 gebildet. Alternativ sind wie bei dem Beispiel in 7 die p⁺-leitenden Störstellenbereiche 55 und 64 zwischen dem p⁺-leitenden Trennbereich 22 und der p-leitenden Mulde 29 gebildet und umgeben die p-leitende Mulde 29.
Im Vergleich mit der in 9 gezeigten Struktur wird durch das Bilden des p⁺-leitenden Störstellenbereichs 64 an den Wandoberflächen des Grabens 63 und in Kontakt mit dem p⁺-leitenden Störstellenbereich 55 die effektive Fläche des p⁺-leitenden Störstellenbereichs 55 vergrößert. Ferner ist die elektrische Feldstärke am Grund des Grabens 63 höher als die elektrische Feldstärke am Krümmungsbereich der p-leitenden Mulde 29.
Gegenüber der in 9 gezeigten Struktur können also die p⁺-leitenden Störstellenbereiche 55 und 64 einen größeren Anteil des Löcherstroms absorbieren, der in den n-leitenden Störstellenbereich 28 fließt. Somit ist es möglich, einen Latch-up-Durchbruch des CMOS-Schaltkreises 12 noch wirkungsvoller zu vermeiden.
Da ferner die Bildung des p⁺-leitenden Störstellenbereichs 64 den Wirkungsgrad der Löcherstromabsorption steigert, kann die Fläche des p⁺-leitenden Störstellenbereichs 55 kleiner als bei der Struktur von 9 sein, so dass ein kleinerer Chip verwendet werden kann.
Bei dem Beispiel von 13 ist der Graben 63 tiefer als die p-leitende Mulde 29. Die tiefere Ausbildung des Grabens 63 vergrößert die Fläche des p⁺-leitenden Störstellenbereichs 64, so dass der Wirkungsgrad der Löcherstromabsorption gesteigert wird.
Wenn jedoch der Graben 63 tiefer als 20 μm ist, wird die Durchbruchspannung verringert (die Spannung, bei der ein Durchbruch des pn-Übergangs auftritt, wenn eine Spannung in GND-Richtung angelegt wird und VB und VS kurzgeschlossen sind). Wenn es also notwendig ist, der Durchbruchspannungscharakteristik zu genügen, kann eine Verringerung der Durchbruchspannung dadurch vermieden werden, dass die Tiefe des Grabens 63 mit 20 μm oder weniger vorgegeben wird.
Es ist zwar am effektivsten, sowohl die p⁺-leitenden Störstellenbereiche 55, 64 als auch den p⁺-leitenden Störstellenbereich 33 auszubilden, aber die Bildung von nur einem davon ist ebenfalls wirksam. Obwohl die Elektrode 56 in der Struktur von 13 mit der hochspannungsseitigen Floating-Absolutversorgungsspannung VB verbunden ist, kann die Elektrode 56 auch mit der hochspannungsseitigen Floating-Offsetspannung VS verbunden sein.
Sechste nicht erfindungsgemäße Ausgestaltung
14 ist eine Querschnittsansicht der Struktur einer Halbleiterbaugruppe gemäß einer sechsten nicht erfindungsgemäßen Ausgestaltung; 14 hängt mit 5 zusammen. Ein n⁺-leitender Störstellenbereich 66 ist in Kontakt mit dem p⁺-leitenden Störstellenbereich 33 gebildet, und ein p⁺-leitender Störstellenbereich 65 ist in Kontakt mit dem n⁺-leitenden Störstellenbereich 32 gebildet. Der p⁺-leitende Störstellenbereich 33 und der n⁺-leitende Störstellenbereich 66 sind in der p-leitenden Mulde 29 gebildet.
Der p⁺-leitende Störstellenbereich 33 und der n⁺-leitende Störstellenbereich 66 sind in Kontakt mit einer Elektrode 68, und die Elektrode 68 ist mit der hochspannungsseitigen Floating-Offsetspannung VS verbunden. Der n⁺-leitende Störstellenbereich 32 und der p⁺-leitende Störstellenbereich 65 sind in Kontakt mit einer Elektrode 67, und die Elektrode 67 ist mit der hochspannungsseitigen Floating-Absolutversorgungsspannung VB verbunden.
Wie bei dem Beispiel in 6 sind der p⁺-leitende Störstellenbereich 33 und der n⁺-leitende Störstellenbereich 66 sowie der n⁺-leitende Störstellenbereich 32 und der p⁺-leitende Störstellenbereich 65 zwischen den gegenüberliegenden Seiten des NMOS 14 und des PMOS 15 gebildet. Alternativ sind wie bei dem Beispiel in 7 der p⁺-leitende Störstellenbereich 33 und der n⁺-leitende Störstellenbereich 66 entlang dem Außenrand der p-leitenden Mulde 29 gebildet, und der n⁺-leitende Störstellenbereich 32 und der p⁺-leitende Störstellenbereich 65 sind zwischen dem p⁺-leitenden Trennbereich 22 und der p-leitenden Mulde 29 gebildet und umgeben die p-leitende Mulde 29.
In dem p⁺-leitenden Störstellenbereich 33, der mit dem n⁺-leitenden Störstellenbereich 66 in Kontakt ist, können von dem p⁺-leitenden Störstellenbereich 33 absorbierte Löcher sofort mit Elektronen in dem n⁺-leitenden Störstellenbereich 66 rekombiniert werden und verschwinden. Ebenso können in dem n⁺-leitenden Störstellenbereich 32, der mit dem p⁺-leitenden Störstellenbereich 65 in Kontakt ist, von dem n⁺-leitenden Störstellenbereich 32 absorbierte Elektronen sofort mit Löchern in dem p⁺-leitenden Störstellenbereich rekombiniert werden und verschwinden.
Somit ist der Wirkungsgrad der Lochabsorption durch den p⁺-leitenden Störstellenbereich 33 und der Wirkungsgrad der Elektronenabsorption durch den n⁺-leitenden Störstellenbereich 32 gegenüber der in 5 gezeigten Struktur verbessert.
Die vorstehende Beschreibung zeigt die Anwendung der sechsten nicht erfindungsgemäßen Ausgestaltung auf die erste nicht erfindungsgemäße Ausgestaltung, aber die sechste nicht erfindungsgemäße Ausgestaltung ist auch bei allen anderen nicht erfindungsgemäßen Ausgestaltungen und der erfindungsgemäßen Halbleiterbaugruppe anwendbar.
Erfindungsgemäße Halbleiterbaugruppe
15 ist eine Querschnittsansicht der Struktur einer erfindungsgemäßen Halbleiterbaugruppe; 15 hängt mit 5 zusammen. Zwischen dem NMOS 14 und dem PMOS 15 ist ein p⁺-leitender Störstellenbereich 72 in der oberen Oberfläche des n-leitenden Störstellenbereichs 28 gebildet. Zwischen dem p⁺-leitenden Störstellenbereich 71 und dem NMOS 14 ist ein n⁺-leitender Störstellenbereich 72 in Kontakt mit dem p⁺-leitenden Störstellenbereich 71 gebildet. Zwischen dem p⁺-leitenden Störstellenbereich 71 und dem PMOS 15 ist ein n⁺-leitender Störstellenbereich 70 in Kontakt mit dem p⁺-leitenden Störstellenbereich 71 gebildet.
Ein Graben 75 ist in der oberen Oberfläche des n-leitenden Störstellenbereichs 28 gebildet und erstreckt sich durch den p⁺-leitenden Störstellenbereich 71; die Innenseite des Grabens 75 ist mit einer Siliciumoxidschicht 73 und einem Polysilicium 74 ausgefüllt. Ferner ist ein p⁺-leitender Störstellenbereich 76 in dem Bereich des n-leitenden Störstellenbereichs 28 gebildet, der Wandoberflächen des Grabens 75 bildet. Der p⁺-leitende Störstellenbereich 76 ist in Kontakt mit dem p⁺-leitenden Störstellenbereich 71.
An der oberen Oberfläche des n-leitenden Störstellenbereichs 28 befindet sich eine Floating-Elektrode 77 in Kontakt mit den p⁺-leitenden Störstellenbereichen 71 und 76. In dem Beispiel von 15 ist die Floating-Elektrode 77 in Kontakt mit dem n⁺-leitenden Störstellenbereich 72, ohne mit dem n⁺-leitenden Störstellenbereich 70 in Kontakt zu sein.
Es ist aber zu beachten, dass die Floating-Elektrode 77 mit dem n⁺-leitenden Störstellenbereich 70 in Kontakt sein kann, ohne mit dem n⁺-leitenden Störstellenbereich 72 in Kontakt zu sein, oder dass sie mit beiden n⁺-leitenden Störstellenbereichen 70 und 72 in Kontakt sein kann.
Wie bei dem Beispiel in 6 sind die p⁺-leitenden Störstellenbereiche 71 und 76 und n⁺-leitenden Störstellenbereiche 70 und 72 zwischen den gegenüberliegenden Seiten des NMOS 14 und PMOS 15 gebildet. Alternativ sind wie bei dem Beispiel in 7 die p⁺-leitenden Störstellenbereiche 71 und 76 und die n⁺-leitenden Störstellenbereiche 70 und 72 zwischen dem p⁺-leitenden Trennbereich 22 und der p-leitenden Mulde 29 gebildet und umgeben die p-leitende Mulde 29.
Wenn die p⁺-leitenden Störstellenbereiche 71 und 76 und die n⁺-leitenden Störstellenbereiche 70 und 72 mit der Floating-Elektrode 77 verbunden sind, wird durch den PN-Kurzschlusseffekt das Potential der p⁺-leitenden Störstellenbereiche 71 und 76 verringert, so dass sie im Umkreis vorhandene Löcher absorbieren, und das Potential der n⁺-leitenden Störstellenbereiche 70 und 72 wird erhöht, so dass sie im Umkreis befindliche Elektroden absorbieren. Dann findet eine Rekombination von Löchern und Elektronen und deren Vernichtung durch Metallkurzschluss statt, der eine unendlich große Rekombinationsrate hat.
Somit werden Löcher und Elektronen, die aufgrund einer negativen Änderung der hochspannungsseitigen Floating-Offsetspannung VS in den n-leitenden Störstellenbereich 28 geflossen sind, von den p⁺-leitenden Störstellenbereichen 71 und 76 bzw. den n⁺-leitenden Störstellenbereichen 70 und 72 absorbiert und werden vernichtet, so dass ein Latch-up-Durchbruch des CMOS-Schaltkreises 12 vermieden wird.
Durch die Bildung des p⁺-leitenden Störstellenbereichs 76, der mit dem p⁺-leitenden Störstellenbereich 71 in Kontakt ist, an den Wandoberflächen des Grabens 75 wird ferner die wirksame Fläche des p⁺-leitenden Störstellenbereichs 71 vergrößert. Die elektrische Feldstärke am Grund des Grabens 75 ist außerdem höher als die elektrische Feldstärke am Krümmungsbereich der p-leitenden Mulde 29. Somit können die p⁺-leitenden Störstellenbereiche 71 und 76 mehr von dem Löcherstrom absorbieren, der in den n-leitenden Störstellenbereich 28 fließt. Es ist dadurch möglich, einen Latch-up-Durchbruch des CMOS-Schaltkreises 12 wirksamer zu vermeiden.
Es kann zwar einer der n⁺-leitenden Störstellenbereiche 70 und 72 weggelassen werden, aber die Bildung von beiden Bereichen ist effektiver.
Bei dem Beispiel in 15 ist der Graben 75 tiefer als die p-leitende Mulde 29. Die tiefere Ausbildung des Grabens 75 vergrößert die Fläche des p⁺-leitenden Störstellenbereichs 76 und erhöht dadurch den Wirkungsgrad der Löcherstromabsorption.
Wenn aber der Graben 75 tiefer als 20 μm ist, wird die Durchbruchspannung verringert. Wenn es also erforderlich ist, der Durchbruchspannungscharakteristik zu genügen, kann die Verringerung der Durchbruchspannung dadurch vermieden werden, dass die Tiefe des Grabens 75 mit 20 μm oder weniger vorgegeben wird.
Siebente nicht erfindungsgemäße Ausgestaltung
Bei den Halbleiterbaugruppen der ersten bis sechsten nicht erfindungsgemäßen Ausgestaltungen werden Energieniveaus, die als bewusst gesteuerte Rekombinationszentren dienen, eingebaut und genutzt, um eine Rekombination und das Verschwinden von angesammelten Ladungsträgern zu bewirken. Beispielsweise werden Kristalldefekte in der gesamten Tiefenrichtung des p^–-leitenden Siliciumsubstrats 21 durch Elektronenstrahl-Bestrahlung und Tempern, Platindiffusion oder Golddiffusion eingebaut, und die Kristalldefekte werden als Vernichter der Trägerlebensdauer genutzt.
Bei der Halbleiterbaugruppe der siebenten nicht erfindungsgemäßen Ausgestaltung wird die Trägerlebensdauer der parasitären Dioden PD1 bis PD4, die in den 4 und 5 zu sehen sind, verkürzt. Dadurch wird die Trägermenge, die sich in den parasitären Dioden PD1 bis PD4 ansammelt, verringert, so dass der Strom in Durchlassrichtung verringert und der Sperrverzögerungsstrom der parasitären Dioden PD1 bis PD4 unterdrückt wird. Dadurch wird die Toleranz gegenüber einer Störfunktion, die durch negative Änderungen der hochspannungsseitigen Floating-Offsetspannung VS verursacht wird, vergrößert.
Durch die Bildung von Vernichtern der Trägerlebensdauer wird ferner der Löcherstrom verringert, der aufgrund der negativen Änderung der hochspannungsseitigen Floating-Offsetspannung VS in den n-leitenden Störstellenbereich 28 fließt, so dass eine Latch-up-Durchbruch des CMOS-Schaltkreises 12 vermieden wird.
Achte nicht erfindungsgemäße Ausgestaltung
Die siebente nicht erfindungsgemäße Ausgestaltung bildet Kristalldefekte durch Elektronenstrahlbestrahlung, Platin- oder Golddiffusion. Da diese Methode jedoch Kristalldefekte durch die gesamte Tiefenrichtung des p^–-leitenden Siliciumsubstrats 21 bildet, kann sich der Kriechstrom von NMOS 14 und PMOS 15 erhöhen. Da ferner die Bestrahlung mit Elektronenstrahl positive Ladungen in den Gateoxidschichten des MOS 11, NMOS 14 und PMOS 15 mit hoher Durchbruchspannung induziert, können sich die Charakteristiken der Gate-Source-Schwellenspannung ändern.
Bei den Halbleiterbaugruppen der ersten bis sechsten nicht erfindungsgemäßen Ausgestaltung und der erfindungsgemäßen Halbleiterbaugruppe bildet daher die achte nicht erfindungsgemäßen Ausgestaltung Kristalldefekte in einer gegebenen Tiefe in dem p^–-leitenden Siliciumsubstrat 21 (in einer Position, die tiefer als die Kanalbereiche des MOS 11, NMOS 14 und PMOS 15 mit hoher Durchbruchspannung sind) durch Heliumbestrahlung und Tempern oder Protonenbestrahlung und Tempern und nutzt die Kristalldefekte als Vernichter der Trägerlebensdauer.
Heliumbestrahlung und Protonenbestrahlung induzieren intensiv Kristalldefekte im Umkreis des Bereichs der Ionen (der Tiefe, bis zu der Ionen in Silicium eindringen). Es ist somit möglich, die Trägerlebensdauer in der Tiefenrichtung des p^–-leitenden Siliciumsubstrats 21 lokal zu steuern.
Die Halbleiterbaugruppe gemäß der achten nicht erfindungsgemäßen Ausgestaltung ist zusätzlich zu den durch die siebente nicht erfindungsgemäße Ausgestaltung erzielten Effekten wirksam, um eine Zunahme des Kriechstroms und die Änderung der Schwellenspannung zu vermeiden.
Neunte nicht erfindungsgemäße Ausgestaltung
16 ist eine Querschnittsansicht der Struktur einer Halbleiterbaugruppe gemäß einer neunten nicht erfindungsgemäßen Ausgestaltung; 16 hängt mit 5 zusammen. Die erste bis achte nicht erfindungsgemäße Ausgestaltung beschreiben die Struktur des hochspannungsseitigen Treiberbereichs 101, die erste bis achte nicht erfindungsgemäße Ausgestaltung können jedoch auch bei dem niederspannungsseitigen Treiberbereich 102 angewandt werden, wie 16 zeigt.
In dem niederspannungsseitigen Treiberbereich 102 ist von dem p⁺-leitenden Sourcebereich 15S, dem n-leitenden Störstellenbereich 28, der p-leitenden Mulde 29 und dem n⁺-leitenden Sourcebereich 14S ein parasitärer Thyristor gebildet. Wenn eine die VCC-Spannung überschreitende Stoßspannung an den Ausgangsanschluss LO angelegt wird, fließen Löcher in den n-leitenden Störstellenbereich 28 aus dem p⁺-leitenden Drainbereich 15D, der mit dem Ausgangsanschluss LO verbunden ist, wobei dieser Löcherstrom in die p-leitende Mulde 29 fließt. Dann wird der parasitäte Bipolartransistor, der von dem n-leitenden Störstellenbereich 28, der p-leitenden Mulde 29 und dem n⁺-leitenden Sourcebereich 14S gebildet ist, aktiv und bewirkt eventuell ein Latch-up des parasitären Thyristors.
Wenn jedoch die erste bis achte nicht erfindungsgemäße Ausgestaltung verwendet wird, wenn also beispielsweise die p⁺-leitenden Störstellenbereiche 33, 55, 64 gebildet sind, wie 16 zeigt, dann absorbieren die p⁺-leitenden Störstellenbereiche 55 und 64 den Löcherstrom, der aus dem p⁺-leitenden Drainbereich 15D in den n-leitenden Störstellenbereich 28 fließt, bevor er in die p-leitende Mulde 29 fließt, und der p⁺-leitende Störstellenbereich 33 absorbiert den Löcherstrom, der in die p-leitende Mulde 29 fließt. Somit kann ein Latch-up des parasitären Thyristors vermieden werden.

Claims

Halbleiterbaugruppe zum Treiben eines Schaltelements (Q1), das eine erste Elektrode, eine zweite Elektrode und eine Steuerelektrode hat, wobei die Halbleiterbaugruppe folgendes aufweist: – einen ersten Anschluß (VS), der mit der ersten Elektrode verbindbar ist; – einen zweiten Anschluß (VB), der mit der ersten Elektrode durch ein kapazitives Element (C1) verbindbar ist; – ein Halbleitersubstrat (21), das einen ersten Leitfähigkeitstyp hat; – einen ersten Störstellenbereich (28), der in einer Hauptoberfläche des Halbleitersubstrats (21) gebildet ist und einen zweiten Leitfähigkeitstyp hat; – einen zweiten Störstellenbereich (29), der in einer Hauptoberfläche des ersten Störstellenbereichs (28) gebildet ist und den ersten Leitfähigkeitstyp hat; – einen ersten Transistor (14), der einen Source-/Drainbereich (14S) vom zweiten Leitfähigkeitstyp hat, wobei der Source-/Drainbereich (14S) des ersten Transistors (14) in einer Hauptoberfläche des zweiten Störstellenbereichs (29) gebildet und mit dem ersten Anschluß (VS) verbunden ist; – einen zweiten Transistor (15), der einen Source-/Drainbereich (15S) vom ersten Leitfähigkeitstyp hat, wobei der Source-/Drainbereich (15S) des zweiten Transistors (15) in der Hauptoberfläche des ersten Störstellenbereichs (28) gebildet und mit dem zweiten Anschluß (VB) verbunden ist; – einen dritten Störstellenbereich (71), der in der Hauptoberfläche des ersten Störstellenbereichs (28) gebildet ist und den ersten Leitfähigkeitstyp hat; – einen Graben (75), der in der Hauptoberfläche des ersten Störstellenbereichs (28) gebildet ist und sich durch den dritten Störstellenbereich (71) hindurch erstreckt; – einen vierten Störstellenbereich (76), der den ersten Leitfähigkeitstyp hat und in dem ersten Störstellenbereich (28) in einem Abschnitt, der Wandoberflächen des Grabens (75) bildet, gebildet ist; – einen fünften Störstellenbereich (72), der den zweiten Leitfähigkeitstyp hat und in der Hauptoberfläche des ersten Störstellenbereichs (28) gebildet und in Kontakt mit dem dritten Störstellenbereich (71) ist; und – eine Floating-Elektrode (77), die an der Hauptoberfläche des ersten Störstellenbereichs (28) gebildet und in Kontakt mit den dritten bis fünften Störstellenbereichen (71, 76, 72) ist, wobei der dritte bis fünfte Störstellenbereich (71, 76, 72) jeweils zwischen dem ersten und zweiten Transistor (14, 15) angeordnet sind.
Halbleiterbaugruppe nach Anspruch 1, welche ferner einen Trennbereich (22) aufweist, der den ersten Leitfähigkeitstyp hat und in der Hauptoberfläche des Halbleitersubstrats (21) gebildet ist wobei die dritten bis fünften Störstellenbereiche (71, 76, 72) zwischen dem Trennbereich (22) und dem zweiten Störstellenbereich (29) gebildet sind und den zweiten Störstellenbereich (29) umgeben.
Halbleiterbaugruppe nach Anspruch 1, welche ferner einen sechsten Störstellenbereich (70) aufweist, der in der Hauptoberfläche des ersten Störstellenbereichs (28) gebildet ist und den zweiten Leitfähigkeitstyp hat, wobei der sechste Störstellenbereich (70) mit dem dritten Störstellenbereich (71) an einer Seite in Kontakt ist, die dem fünften Störstellenbereich (72) gegenüberliegt.
Halbleiterbaugruppe nach Anspruch 3, welche ferner einen Trennbereich (22) aufweist, der den ersten Leitfähigkeitstyp hat und in der Hauptoberfläche des Halbleitersubstrats (21) gebildet ist, wobei die dritten bis sechsten Störstellenbereiche (71, 76, 72) zwischen dem Trennbereich (22) und dem zweiten Störstellenbereich (29) gebildet sind und den zweiten Störstellenbereich (29) umgeben.
Halbleiterbaugruppe nach einem der Ansprüche 1 bis 4, wobei der Graben (75) tiefer als der zweite Störstellenbereich (29) ist.