DE102004042149B4

DE102004042149B4 - Halbleitervorrichtung und Schaltungen mit der Halbleitervorrichtung sowie mit einer Treibeschaltung für die Halbleitervorrichtung

Info

Publication number: DE102004042149B4
Application number: DE102004042149A
Authority: DE
Inventors: Tomohide Terashima
Original assignee: Mitsubishi Electric Corp
Current assignee: Arigna Technology Ltd Ie
Priority date: 2003-10-02
Filing date: 2004-08-31
Publication date: 2013-08-22
Anticipated expiration: 2024-09-01
Also published as: TWI251346B; KR20050033004A; DE102004042149A1; JP2005109394A; KR100659384B1; CN100389499C; US7071516B2; JP4437655B2; TW200514257A; US20050072990A1; CN1604338A

Abstract

Eine Halbleitervorrichtung mit:
einem Isoliertgate-Bipolartransistor eines ersten Leitungstyps mit einer Kollektor- und einer Emitterelektrode, der einen ersten Isoliertgatetransistor (Q1) des ersten Leitungstyps mit einer ersten Source, einem ersten Gate und einer ersten Drain und einen Bipolartransistor (T1, T2) eines zweiten Leitungstyps mit einem Emitter, einer Basis und einem Kollektor beinhaltet, wobei der erste Isoliertgatetransistor (Q1) und der Bipolartransistor (T1, T2) zwischen die Kollektor- und die Emitterelektrode (12, 11) des Isoliertgate-Bipolartransistors geschaltet sind; und
einem zweiten Isoliertgatetransistor (Q2, Q7) des zweiten Leitungstyps mit einer zweiten Source, einem zweiten Gate und einer zweiten Drain, der zum Ausbilden eines Kurzschlusses zwischen der Basis und dem Emitter des Bipolartransistors während des Ausschaltens des IGBT hinzugefügt ist, wobei
eine Dicke einer Gateisolierschicht (21) des zweiten Isoliertgatetransistors derart gesetzt ist, dass eine Gatedurchbruchspannung des zweiten Isoliertgatetransistors größer ist als eine Durchbruchspannung des IGBT zwischen Kollektor- und Emitterelektrode.

Description

Diese Erfindung betrifft Halbleitervorrichtungen, die einen Isoliertgate-Bipolartransistor (IGBT) beinhalten und Treibeschaltungen für die Halbleitervorrichtungen.
Eine beispielhafte Halbleitervorrichtung mit einem zusätzlichen Steuer-PMOS-Transistor zum Entwickeln eines Kurzschlusses zwischen der Basis und dem Emitter eines PNP-Bipolartransistors, der in einem N-Typ IGBT beinhaltet ist, während des Ausschaltens ist in „The Fast Turn Off Advanced IGBT, a New Device Concept” („Der verbesserte Schnellausschalt-IGBT, ein neues Vorrichtungskonzept”), des sechsten Internationalen Symposiums über Leistungs-Halbleitervorrichtungen und -ICs, 1994, von H. P. Yee, P. O. Lauritzen und Robert B. Darling (Seiten 63–67 der englischen Version) offenbart.
Es war jedoch selbst in einer solchen Struktur mit dem zusatzlichen Steuer-PMOS-Transistor schwierig deren IGBT zu Treiben und dabei einen niedrigen effektiven An-Widerstand und einen niedrigen Schaltungsverlust zu erhalten.
DE 44 33 796 A1 beschreibt ein bidirektional betreibbares Bauelement, das durch ein MOS-Gate ein- und abschaltbar ist. Mittels eines p-Kanal-MOSFET wird der Strom in die p-Wanne eines Thyristors gesteuert.
US 5 548 133 A beschreibt einen Hilfs-MOSFET, der so in einen lateralen IGBT-Aufbau integriert ist, daß die Source und die Drain des Hilfs-MOSFET parallel zu Emitter und Basis des IGBT liegen. Während des Anschaltens schaltet eine Treiberschaltung zunächst die Basis-Emitter-Spannung des IGBT ab, bevor der Hilfs-MOSFET abgeschaltet wird.
US 6 423 598 B1 beschreibt eine Schottky-Diode mit verbessertem Sperrstromverhalten, die zusammen mit einem IGBT betrieben wird. Eine Gateelektrode der Schottky-Diode erstreckt sich seitlich über eine dicke Oxidschicht, deren Dicke ausgehend von dem Diodenbereich nach außen allmählich zunimmt.
US 2003/0111694 A1 beschreibt eine Halbleitervorrichtung mit einem IGBT, bei dem das MOS-Gate eine größere Oxiddicke aufweist, so daß die Gatedurchbruchspannung ungefähr der Durchbruchsspannung zwischen Source und Drain entspricht.
Es ist eine Aufgabe dieser Erfindung, eine Halbleitervorrichtung, die einen IGBT mit einer solchen Elementstruktur beinhaltet, dass sie leicht und zuverlässig gesteuert werden kann, und eine Treibeschaltung für die Halbleitervorrichtung zu erhalten, die die Halbleitervorrichtung treibt und dabei einen niedrigen effektiven An-Widerstand und einen niedrigen Schaltungsverlust erhält.
Die Aufgabe wird gelöst durch eine Halbleitervorrichtung gemäß Anspruch 1.
Eine Halbleitervorrichtung beinhaltet einen Isoliertgate-Bipolartransistor (IGBT) und einen zweiten Isoliertgatetransistor. Der IGBT beinhaltet einen ersten Isoliertgatetransistor eines ersten Leitungstyps und einen Bipolartransistor eines zweiten Leitungstyps, die zwischen eine erste und eine zweite Hauptelektrode geschaltet sind. Der zweite Isoliertgatetransistor ist zum Entwickeln eines Kurzschlusses zwischen der Basis und dem Emitter des Bipolartransistors während des Ausschaltens des IGBT hinzugefügt. Die Dicke des zweiten Isoliertgatetransistors ist derart gesetzt, dass er einer vorgeschriebenen Durchbruchspannung genügt, die höher ist, als die Elementdurchbruchspannung des IGBT.
Der Betrieb des zweiten Isoliertgatetransistors kann durch eine Spannung gesteuert werden, die ähnlich der ist, die an die erste und die zweite Hauptelektrode des IGBT angelegt werden soll. Deshalb kann die Treibeschaltung für die Halbleitervorrichtung dieser Erfindung durch eine relativ einfache Struktur realisiert werden.
Die Aufgabe wird ebenfalls gelöst durch die Schaltungen nach Anspruch 8, 9 und 10.
Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:
1 eine Querschnittsansicht, die eine Halbleitervorrichtungsstruktur mit einem IGBT gemäß einer ersten bevorzugten Ausführungsform dieser Erfindung zeigt;
2 ein Schaltungsdiagramm, das eine Treibeschaltung für die in 1 gezeigte Halbleitervorrichtung zeigt;
3 ein Schaltungsdiagramm, das eine Treibeschaltung für eine Halbleitervorrichtung gemäß einer zweiten bevorzugten Ausführungsform dieser Erfindung zeigt;
4 ein Schaltungsdiagramm, das eine Treibeschaltung für eine Halbleitervorrichtung gemäß einer dritten bevorzugten Ausführungsform dieser Erfindung zeigt;
5 eine Querschnittsansicht, die eine Halbleitervorrichtungsstruktur mit einem IGBT gemäß einer vierten bevorzugten Ausführungsform dieser Erfindung zeigt;
6 eine Querschnittsansicht, die eine Halbleitervorrichtungsstruktur mit einem IGBT gemäß einer fünften bevorzugten Ausführungsform dieser Erfindung zeigt;
7 eine Querschnittsansicht, die eine Halbleitervorrichtungsstruktur mit einem IGBT gemäß einer sechsten bevorzugten Ausführungsform dieser Erfindung zeigt;
8 ein Schaltungsdiagramm, das eine äquivalente Schaltung der in 7 gezeigten Halbleitervorrichtung nach der sechsten bevorzugten Ausführungsform zeigt;
9 eine Querschnittsansicht, die eine Halbleitervorrichtungsstruktur mit einem IGBT gemäß einer siebten bevorzugten Ausführungsform dieser Erfindung zeigt;
10 ein Schaltungsdiagramm, das eine äquivalente Schaltung des Halbleitersubstrates gemäß der ersten bevorzugten Ausführungsform in Hinsicht auf parasitären Widerstand zeigt;
11 eine Querschnittsansicht, die eine Halbleitervorrichtungsstruktur mit einem IGBT gemäß einer achten bevorzugten Ausführungsform dieser Erfindung zeigt;
12 eine Querschnittsansicht, die eine typische Struktur einer Halbleitervorrichtung mit einem IGBT mit einem zusätzlichen Steuer-PMOS-Transistor zeigt;
13 ein Schaltungsdiagramm, das eine äquivalente Schaltung der in 12 gezeigten Halbleitervorrichtung zeigt;
14 eine Illustration eines Ausschaltvorgangs des in den 12 und 13 gezeigten IGBT;
15 eine Illustration eines idealen Ausschaltvorgangs eines IGBT; und
16 ein Schaltungsdiagramm, das ein Beispiel des Treibens der ersten und der zweiten Gatespannung zeigt.
12 ist eine Querschnittsansicht, die eine typische Struktur einer Halbleitervorrichtung zeigt, die einen IGBT (NMOS-Transistor + PNP Bipolartransistor) des N-Typs (ersten Leitungstyps) mit einem zusätzlichen Steuer-MOS-Transistor vom P-Typ (zweiten Leitungstyp) beinhaltet.
Wie in 12 gezeigt ist, ist eine epitaktische N^–-Schicht 2 (Grundschicht) auf einem P^–-Substrat 1 ausgebildet. Ein P-Diffusionsbereich 3 ist selektiv in dem unteren Teil der epitaktischen N^–-Schicht 2 ausgebildet und ein P-Diffusionsbereich 4, der ein Elektrodendiffusionsbereich ist, ist in dem oberen Teil der epitaktischen N^–-Schicht 2 ausgebildet. Der P-Diffusionsbereich 4 ist in der Tiefenrichtung teilweise zu dem P-Diffusionsbereich 3 benachbart ausgebildet. Ein N^–-Diffusionsbereich 7, der ein Elektrodendiffusionsbereich ist, ist selektiv in einer Oberfläche des P-Diffusionsbereichs 4 ausgebildet.
P-Diffusionsbereiche 5 und 6, die beide Elektrodendiffusionsbereiche sind, sind jeweils selektiv in dem oberen Teil der epitaktischen N^–-Schicht 2 unabhängig von dem P-Diffusionsbereich 4 ausgebildet. Eine leitende Schicht 10 ist über eine Gateoxidschicht 17 auf der epitaktischen N^–-Schicht 2 zwischen den P-Diffusionsbereichen 5 und 6 ausgebildet und eine zweite Gateelektrode 15 ist auf der leitenden Schicht 10 bereitgestellt. Eine Kollektorelektrode 12 (erste Hauptelektrode) ist auf dem P-Diffusionsbereich 5 vorgesehen.
Weiterhin ist ein N⁺-Diffusionsbereich 8, der ein Hilfsdiffusionsbereich ist, benachbart zu dem P-Diffusionsbereich 6 im oberen Teil der epitaktischen N^–-Schicht 2 ausgebildet und eine schwebende Elektrode 13 ist über einen Teil einer Oberfläche des P-Diffusionsbereiches 6 und einen Teil einer Oberfläche des N⁺-Diffusionsbereiches 8 ausgebildet.
Eine Gateoxidschicht 16 ist über einen Teil einer Oberfläche des N⁺-Diffusionsbereiches 7, einen Teil einer Oberfläche des P-Diffusionsbereiches 4 und einen Teil der Oberfläche der epitaktischen N^–-Schicht 2 ausgebildet. Eine leitende Schicht 9 ist auf der Gateoxidschicht 16 ausbebildet und eine erste Gateelektrode 14 ist auf der leitenden Schicht 9 ausgebildet. Eine Emitterelektrode 11 (zweite Hauptelektrode) ist über einen Teil der Oberfläche des P-Diffusionsbereiches 4 und einen Teil der Oberfläche des N⁺-Diffusionsbereiches 7 unabhängig von der leitenden Schicht 9 ausgebildet.
Ein erster Gateanschluss P1 ist elektrisch mit der ersten Gateelektrode 14 verbunden, ein zweiter Gateanschluss P2 ist elektrisch mit der zweiten Gateelektrode 15 verbunden, ein Emitteranschluss P3 ist elektrisch mit der Emitterelektrode 11 verbunden und ein Kollektoranschluss P4 ist elektrisch mit der Kollektorelektrode 12 verbunden.
In Draufsicht ist der P-Diffusionsbereich 3 so ausgebildet, das er die epitaktische N^–-Schicht 2 umgibt, wobei er typischerweise eine konzentrische Ringstruktur mit dem rechten Endabschnitt der in 12 gezeigten epitaktischen N^–-Schicht 2 als Mitte aufweist.
13 ist ein Schaltungsdiagramm, das eine äquivalente Schaltung der in 12 gezeigten Halbleitervorrichtung zeigt. Wie in 13 gezeigt, beinhaltet die Halbleitervorrichtung einen PNP-Bipolartransistor T10, einen NMOS-Transistor Q11 und einen PMOS-Transistor Q12.
Der PNP-Bipolartransistor T10 beinhaltet prinzipiell den P-Diffusionsbereich 5 (Emitterbereich), die epitaktische N^–-Schicht 2 (Grundschicht) und den P-Diffusionsbereich 4 (erster Kollektorbereich) und beinhaltet in einer hilfsweisen Art den P-Diffusionsbereich 5 (Emitterbereich), die epitaktische N^–-Schicht 2 (Grundschicht) und den P-Diffusionsbereich 6 (zweiter Kollektorbereich). Die Kollektorelektrode 12 des IGBT ist auf dem P-Diffusionsbereich 5 des PNP-Bipolartransistors T10 vorgesehen, während die Emitterelektrode 11 des IGBT auf dem P-Diffusionsbereich 4 des PNP-Bipolartransistors T10 vorgesehen ist.
Der NMOS-Transistor Q11 beinhaltet im Wesentlichen den N⁺-Diffusionsbereich 7, die epitaktische N^–-Schicht 2 (Source/Drain-Bereiche) und die erste Gateelektrode 14. Der PMOS-Transistor Q12 enthält im Wesentlichen die P-Diffusionsbereiche 5, 6 (Source/Drain-Bereiche) und die zweite Gateelektrode 15.
Der PMOS-Transistor Q12 ist zwischen dem Emitter und dem zweiten Kollektor des PNP-Bipolartransistors T10 eingesetzt, während der NMOS-Transistor Q11 zwischen dem zweiten Kollektor und dem ersten Kollektor des PNP-Bipolartransitors T10 eingesetzt ist.
In 13 liegt eine erste Gatespannung Vg1 an dem ersten Gateanschiuss P1 (siehe 12) an, eine zweite Gatespannung Vg2 liegt an dem zweiten Gateanschluss P2 (siehe 12) an, eine Emitterspannung Ve liegt an dem Emitteranschluss P3 (siehe 12) an und eine Kollektorspannung Vc liegt an dem Kollektoranschluss P4 (siehe 12) an.
In dem Aus-Zustand hält die Halbleitervorrichtung mit einer solchen Struktur die Durchbruchspannung durch Setzen der ersten Gatespannung Vg1 auf 0 V, um den NMOS-Transistor Q11 auszuschalten. Zu dieser Zeit erstreckt sich eine Verarmungschicht von dem P^–Substrat 1 in Richtung der epitaktischen N^–-Schicht 2, so dass sie die Oberfläche der epitaktischen N^–-Schicht 2 erreicht, wodurch eine hohe Durchbruchsspannung erzielt wird. Dieses Phänomen wird üblicherweise als RESURF-Effekt (REduced SURFace/reduzierte Oberfläche) bezeichnet. Alternativ kann eine hohe Durchbruchspannung durch Ausbilden einer N-Wanne erzielt werden, die die P-Diffusionsbereiche 5 und 6 umgibt, um einen Durchgriff zu den P-Diffusionsbereichen 5 und 6 zu verhindern, oder durch Ausbilden eines zusätzlichen N⁺-Diffusionsbereiches links von dem P-Diffusionsbereich 5 in der Oberfläche der epitaktischen N^–-Schicht 2 in 12.
Andererseits wird in dem An-Zustand die erste Gatespannung Vg1 auf eine positive vorgeschriebene Spannung vorgespannt, so dass ein Grundstrom des PNP-Bipolartransistors T10 bereitgestellt ist, wodurch der PNP-Bipolartransistor T10 zum Treiben des IGBT aktiviert wird.
Der PNP-Bipolartransistor T10 weist eine Multikollektorstruktur mit dem ersten und dem zweiten Kollektor auf, bei der die zu dem PMOS-Transistor Q12 fließende Komponente nicht zu dem IGBT-Betrieb beiträgt, weil sie schließlich über den N⁺-Diffusionsbereich 8 zu dem NMOS-Transistor Q11 fließt. Folglich wird die zu dem PMOS-Transistor Q12 fließende Stromkomponente niedrig gehalten.
Es ist wesentlich für den PMOS-Transistor Q12, dass er während des IGBT-Betriebs in dem Aus-Zustand ist. Falls der PMOS-Transistor während des IGBT-Betriebs in den An-Zustand eintritt, wird ein Kurzschluss zwischen dem Emitter und dem Kollektor des PNP-Bipolartransistors T10 ausgebildet, wodurch der PNP-Bipolartransistor T10 den Betrieb abbricht und die NMOS-Transistoren Q11 und der PMOS-Transistor Q12 elektrisch in Reihe geschaltet werden. Dies führt zu einem extremen Anstieg des An-Widerstandes.
Der größte Teil der epitaktischen N^–-Schicht 2 ist Leitfähigkeitsmodulation ausgesetzt, während der IGBT im An-Zustand ist. Wenn die erste Gatespannung Vg1 während des An-Zustands auf 0 V zurückgeführt wird, wird deshalb der An-Zustand für einige Zeit danach aufrechterhalten, während Restladungsträger entladen werden. Dann erstreckt sich die Verarmungsschicht wie oben ausgeführt, in den Aus-Zustand wechselnd.
14 illustriert einen Signalverlauf des Kollektorstromes (Ic) und der Kollektorspannung (Vc) während eines Ausschaltvorgangs des in den 12 und 13 gezeigten IGBT.
Wie in 14 gezeigt, wird, wenn der PMOS-Transistor Q12 während des Ausschaltens in dem Aus-Zustand ist, ein PN-Übergang zwischen dem P-Diffusionsbereich 5 und der epitaktischen N^–-Schicht 2 immer in Antwort auf den zu dem PNP-Bipolartransistor T10 fließenden Strom vorwärts vorgepolt. Dies erfordert Zeit für das „0”-Werden des Kollektorstromes Ic, was zu Schaltungsverlust führt.
15 illustriert einen idealen Signalverlauf des Kollektorstromes (Ic) und der Kollektorspannung (Vc) während des Ausschaltvorgangs des IGBT.
Wenn der PMOS-Transistor Q12 während des Ausschaltens in dem An-Zustand ist, werden die Restladungsträger über den PMOS-Transistor Q12 entladen, wodurch das obige Phänomen, bei dem der PN-Übergang vorwärts vorgepolt wird, verhindert wird. Folglich steigt die Kollektorspannung Vc zu derselben Zeit, zu der die Restladungsträger entladen werden, wie in 15 gezeigt ist, was den Schaltungsverlust niedrig hält.
Wie oben beschrieben ist in der Halbleitervorrichtung, die den IGBT (PNP-Bipolartransistor T10 + NMOS-Transistor Q11) mit dem zusätzlichen PMOS-Transistor Q12 enthält, das Treiben des Gates (An/Aus-Steuerung) des PMOS-Transistors Q12 von extremer Wichtigkeit. Das Treiben des Gates des PMOS-Transistors Q12 wird jedoch nur mit Schwierigkeit durchgeführt.
Dies liegt daran, dass das Gate des PMOS-Transistors Q12, das üblicherweise durch eine Gatespannung bezüglich der Kollektorelektrode 12 arbeitet, relativ zu der Kollektorspannung Vc getrieben werden muss.
16 ist ein Schaltungsdiagramm, das ein Beispiel des Treibens der ersten Gatespannung Vg1 und der zweiten Gatespannung Vg2 zeigt. Wie in 16 gezeigt, ist eine Diode D10 (mit der Anode an der Gateelektrodenseite des PMOS-Transistors Q12) zwischen der Kollektorelektrode 12 und der Gateelektrode des PMOS-Transistors Q12 eingesetzt und ein Kondensator C10 ist zwischen den jeweiligen Gateelektroden der NMOS-Transistoren Q11 und des PMOS-Transistors Q12 eingesetzt.
In einer solchen Struktur, in der die erste Gatespannung Vg1 kapazitiv mit der Kollektorelektrode 12 gekoppelt ist, fließt aufgrund von dV/dt der Kollektorspannung Vc unvermeidbar ein Strom zu der Treibeschaltung der ersten Gatespannung Vg1. Dies lässt die Treibeschaltung der ersten Gatespannung Vg1 offen gegenüber Fehlfunktionen.
Erste Ausführungsform
1 ist eine Querschnittsansicht, die eine Halbleitervorrichtungsstruktur mit einem IGBT gemäß einer ersten bevorzugten Ausführungsform dieser Erfindung zeigt. Wie in 1 gezeigt, beinhaltet ein PMOS-Transistor Q2 P-Diffusionsbereiche 5 und 6, und eine leitende Schicht 10 und eine zweite Gateelektrode 15, die über eine Gateoxidschicht 21 auf eine Oberfläche einer N^–-epitaktischen Schicht 2 zwischen den P-Diffusionsbereichen 5 und 6 ausgebildet sind.
Die Gateoxidschicht 21 ist mit einer Dicke ausgebildet, dass sie eine Gatedurchbruchsspannung aufweist, die höher ist als die Elementdurchbruchsspannung des IGBT, wie eine typische Feldoxidschicht und ähnliches. Die Dicke der Gateoxidschicht 21 ist nämlich derart gesetzt, dass sie einer vorgeschriebenen Durchbruchsspannung genügt, die höher ist als die Elementdurchbruchsspannung des IGBT. Entsprechend arbeitet der PMOS-Transistor Q2 ohne ein Problem, wenn dessen Gateelektrode mit einer Potentialdifferenz desselben Pegels getrieben wird, wie dem, der während des IGBT-Betriebs zwischen einer Emitterelektrode 11 und einer Kollektorelektrode 12 erzeugt wird. Die anderen einzelnen Elemente sind ähnlich denen des in 12 gezeigten Standes der Technik.
2 ist ein Schaltungsdiagramm, das eine Treiberschaltung für die in 1 gezeigte Halbleitervorrichtung zeigt. Wie in 2 gezeigt beinhaltet die Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform einen PNP-Bipolartransistor T1, einen NMOS-Transistor Q1 und den PMOS-Transistor Q2.
Wie der in dem Abschnitt zum Stand der Technik (12 und 13) beschriebenen PNP-Bipolartransistor T10 beinhaltet der PNP-Bipolartransistor T1 vornehmlich den P-Diffusionsbereich 5 (Emitterbereich), die N^–-epitaktische Schicht 2 (Grundschicht) und einen P-Diffusionsbereich 4 (ersten Kollektorbereich) und beinhaltet in einer hilfsweisen Art den P-Diffusionsbereich 5 (Emitterbereich), die N^–-epitaktische Schicht 2 (Grundschicht) und den P-Diffusionsbereich 6 (zweiter Kollektorbereich).
Wie der in dem Abschnitt zum Stand der Technik (12 und 13) beschriebene NMOS-Transistor Q11 beinhaltet der NMOS-Transistor Q1 im wesentlichen einen N⁺-Diffusionsbereich 7, die N^–epitaktische Schicht 2 (Source/Drain-Bereiche), eine erste Gateelektrode 14, eine Gateoxidschicht 16 und den P-Diffusionsbereich 4.
Wie in 2 gezeigt ist der PMOS-Transistor Q2 zwischen dem Emitter und dem zweiten Kollektor des PNP-Bipolartransistors T1 eingesetzt, während der NMOS-Transistor Q1 zwischen dem zweiten Kollektor und dem ersten Kollektor des PNP-Bipolartransistors T1 eingesetzt ist.
In 2 ist eine erste Gatespannung Vg1 an einen ersten Gateanschluss P1 (siehe 1) angelegt, eine zweite Gatespannung Vg2 ist an einen zweiten Gateanschluss P2 (siehe 1) angelegt, eine Emitterspannung Ve ist an einen Emitteranschluss P3 (siehe 1) angelegt und eine Kollektorspannung Vc ist an einen Kollektoranschluss P4 (siehe 1) angelegt.
Eine Invertierertreibeschaltung 18 zum Treiben der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform liefert die erste Gatespannung Vg1 über eine Signalleitung 41 (erstes Steuersignalversorgungsmittel) zu der Gateelektrode des NMOS-Transistors Q1.
Die Invertierertreibeschaltung 18 beinhaltet ebenfalls ein zweites Steuersignalversorgungsmittel mit NMOS-Transistoren Q3 und Q4, PMOS-Transistoren Q5 und Q6, eine Leistungsversorgungsleitung 19 und einen Invertierer 31. Der PMOS-Transistor Q5 und der NMOS-Transistor Q3, sowie der PMOS-Transistor Q6 und der NMOS-Transistor Q4 sind jeweils in Reihe zwischen die Leistungsversorgungsleitung 19 und einen Massepegel eingesetzt.
Das Gate des NMOS-Transistors Q3 empfängt die erste Gatespannung Vg1 und das Gate des NMOS-Transistors Q4 empfängt ein über den Invertierer 31 erhaltenes Inversionssignal der ersten Gatespannung Vg1. Das Gate des PMOS-Transistors Q5 ist mit dem Drain des PMOS-Transistors Q6 verbunden und das Gate des PMOS-Transistors Q6 ist mit dem Drain des PMOS-Transistors Q5 verbunden. Das Drain des PMOS-Transistors Q6 (Drain des NMOS-Transistors Q4) ist mit der Gateelektrode des PMOS-Transistors Q2 verbunden.
Die Leistungsversorgungsleitung 19 ist mit einer Konstantspannung Vh versorgt, die ähnlich der oder höher als die Kollektorspannung Vc ist. Wenn die Konstantspannung Vh derart gesetzt ist, dass sie ähnlich der Kollektorspannung Vc ist, kann die Leistungsversorgungsleitung 19 mit der Kollektorspannung Vc versorgt werden.
Jeder der NMOS-Transistoren Q3 und Q4 besteht aus einem NMOS-Transistor mit einer Elementdurchbruchspannung ähnlich denen des NMOS-Transistors Q1 und der PMOS-Transistoren Q5 und Q6 einer extrem hohen Gateoxidschichtdurchbruchspannung.
Während des AN-Zustands des IGBT (wenn die erste Gatespannung Vg1, die eine positive vorgeschriebene Spannung ist, uber die Signalleitung 41 anliegt) setzt in einer solchen Struktur das zweite Steuersignalversorgungsmittel in der Invertierertreibeschaltung 18 die zweite Gatespannung Vg2 in Antwort auf die erste Gatespannung Vg1 auf die Konstantspannung Vh (erste Spannung zum Ausschalten des PMOS-Transistors Q2), wodurch der PMOS-Transistor Q2 zuverlässig ausgeschaltet wird. Zu dieser Zeit ist die Gateoxidschicht 21 des PMOS-Transistors Q2 nicht durchbrochen, selbst wenn sie durch eine relativ hohe Konstantspannung Vh getrieben wird, weil die Durchbruchsspannung durch ausreichend dick machen der Gateoxidschicht 21 erhöht ist, wie oben erwähnt.
Andererseits ist während des Ausschaltens des IGBT (wenn sich die über die Signalleitung 41 erhaltene erste Gatespannung Vg1 von der positiven vorgeschriebenen Spannung auf 0 V ändert) das zweite Steuersignalversorgungsmittel in der Invertierertreibeschaltung 18 in der Lage, die zweite Gatespannung Vg2 auf den Massepegel zu setzen (zweite Spannung zum Anschalten des PMOS-Transistors Q2), wodurch der PMOS-Transistor Q2 zuverlässig angeschaltet wird.
Auf diese Art ist die Invertierertreibeschaltung 18 gemäß der ersten bevorzugten Ausführungsform, die die zweite Gatespannung Vg2 in Antwort auf die erste Gatespannung Vg1 erzeugt, in der Lage den PMOS-Transistor Q2 während des AN-Zustandes des IGBT in den AUS-Zustand zu treiben und den PMOS-Transistor Q2 während des AUS-Zustandes des IGBT in den AN-Zustand zu treiben. Deshalb kann die Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform getrieben werden und dabei ein niedriger effektiver AN-Widerstand und ein niedriger Schaltungsverlust erhalten werden.
Zweite bevorzugte Ausführungsform
3 ist ein Schaltungsdiagramm, das eine Treiberschaltung für eine Halbleitervorrichtung gemäß einer zweiten bevorzugten Ausführungsform dieser Erfindung zeigt. Wie in 3 gezeigt ist zu der Halbleitervorrichtung (PNP-Bipolartransistor T1), NMOS-Transistor Q1 und PMOS-Transistor Q2) gemäß der ersten bevorzugten Ausführungsform eine Spule L1 hinzugefügt.
Die erste Gatespannung Vg1 liegt über eine Signalleitung 42, die ein Steuersignalversorgungsmittel ist, an dem Gate des NMOS-Transistors Q1 an und der Massepegel liegt als zweite Gatespannung Vg2 über eine Signalleitung 43, die ein Festpotentialversorgungsmittel ist, an dem Gate des PMOS-Transistors Q2 an. An dem einen Ende der Spule L1 liegt die Konstantspannung Vh an und das andere Ende ist mit dem Emitter des PNP-Bipolartransistors T1 und der Source des PMOS-Transistors Q2 verbunden. Die Spule L1 weist zum Beispiel die Induktivität von 100 mH auf.
In 3 liegt die erste Gatespannung Vg1 an dem ersten Gateanschluss P1 (siehe 1) an, die zweite Gatespannung Vg2 (Massepegel) liegt an dem zweiten Gateanschluss P2 an (siehe 1), die Emitterspannung Ve liegt an dem Emitteranschluss P3 an (siehe 1) und die Kollektorspannung Vc liegt an dem Kollektoranschluss P4 an (siehe 1).
Während des AUS-Zustands des IGBT (wenn die erste Gatespannung Vg1 0 V beträgt) wird in einer solchen Struktur die Kollektorspannung Vc dasselbe Potential wie die Konstantspannung Vh (> Vth(Schwellenspannung des PMOS-Transistors Q2)), wodurch der PMOS-Transistor Q2 angeschaltet wird, dessen Gatepotential zuverlässig geerdet und fixiert ist. Dies liegt daran, dass der Massepegel ein Potential der Konstantspannung Vh ist, das um mehr als die Schwellenspannung Vth in Richtung des Anschaltens des PMOS-Transistors Q2 verschoben ist.
Während des Anschaltens des IGBT (wenn sich die erste Gatespannung Vg1 von 0 V in die positive vorgeschriebene Spannung ändert) fließt zu dem PMOS-Transistor Q2 in dem AN-Zustand ein Strom, wobei die Konstantspannung Vh größtenteils durch die Ldi/dt-Komponente der Spule L1 verbraucht wird, und die Kollektorspannung VC fällt schnell bis nah an das Massepotential. Dann tritt der PMOS-Transistor Q2 zu derselben Zeit in den AUS-Zustand ein, wie die Kollektorspannung Vc unter die Schwellenspannung Vth des PMOS-Transistors Q2 fällt und der IGBT beginnt den Betrieb.
Wahrend des Ausschaltens des IGBT (wenn sich die erste Gatespannung Vg1 von der positiven vorgeschriebenen Spannung auf 0 V ändert) wird andererseits der AN-Zustand erhalten bis nachdem Restladungsträger in dem Großteil der N^–-epitaktischen Schicht 2 entladen sind. Dann nimmt die Anzahl der Restladungsträger ab und die Kollektorspannung Vc steigt wieder an, so dass sie höher als die Schwellenspannung Vth wird, bevor der PMOS-Transistor Q2 in den AN-Zustand eintritt und die Lochversorgung unterbricht. Da Löcher nicht länger bereitgestellt werden, wenn die Restladungsträger beinahe nicht existent werden, und die Kollektorspannung Vc schnell ansteigt, verschiebt nachfolgend der IGBT extrem schnell in den AUS-Zustand.
Auf diese Art kann die Treibeschaltung gemäß der zweiten bevorzugten Ausführungsform, die mit der Spule L1 auf der Emitterseite des PNP-Bipolartransistors P1 versehen ist und die Festspannung (Massepegel) als die zweite Gatespannung Vg2 liefert, auch die Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform treiben und dabei einen niedrigen effektiven AN-Widerstand und einen niedrigen Schaltungsverlust erhalten, wie die Invertierertreibeschaltung 18 in der ersten bevorzugten Ausführungsform.
Dritte bevorzugte Ausführungsform
Weil das AN/AUS-Schalten des PMOS-Transistors Q2 im wesentlichen durch eine Potentialdifferenz zwischen der Schwellenspannung Vth des PMOS-Transistors Q2 und der Kollektorspannung Vc bestimmt ist, ist es denkbar, dass die Schwellenspannung Vth des PMOS-Transistors Q2 optimiert sein sollte oder anstelle der Optimierung der Schwellenspannung Vth die zweite Gatespannung Vg2 eher als zu der festen Spannung wie in der zweiten bevorzugten Ausführungsform zu einer variablen Spannung gemacht sein sollte, die während des AN/AUS-Schaltens des IGBT eingestellt wird. Eine dritte bevorzugte Ausführungsform realisiert eine relativ einfache Schaltungsstruktur dadurch, dass die zweite Gatespannung Vg2 zu einer variablen Spannung gemacht wird.
4 ist ein Schaltungsdiagramm, das eine Treibeschaltung für eine Halbleitervorrichtung gemäß der dritten bevorzugten Ausführungsform dieser Erfindung zeigt. Wie in 4 gezeigt ist, ist wie in der zweiten bevorzugten Ausführungsform die Spule L1 zu der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform hinzugefügt.
Wie in 4 gezeigt, liegt die erste Gatespannung Vg1 über eine Signalleitung 44, die ein Steuersignalversorgungsmittel ist, an dem Gate des NMOS-Transistors Q1 und auch an dem Gate des PMOS-Transistor Q2 als die zweite Gatespannung Vg2 an. An dem einen Ende der Spule L1 liegt die Konstantspannung Vh an und das andere Ende ist mit dem Emitter des PNP-Bipolartransistors T1 und der Source des PMOS-Transistors Q2 verbunden.
In 4 liegt die erste Gatespannung Vg1 an dem ersten Gateanschluss P1 und auch dem zweiten Gateanschluss P2 an, die Emitterspannung Ve liegt an dem Emitteranschluss P3 an und die Kollektorspannung Vc liegt an dem Kollektoranschluss P4 an.
Während des AUS-Zustands des IGBT (wenn die erste Gatespannung Vg1 0 V ist) wird in einer solchen Struktur die Kollektorspannung Vc dasselbe Potential wie die Konstantspannung Vh (> Vth (Schwellenspannung des PMOS-Transistors Q2)), wodurch der PMOS-Transistor Q2 zuverlässig angeschaltet wird.
Während dem AN-Schalten des IGBT (wenn sich die erste Gatespannung Vg1 von 0 V auf die positive vorgeschriebene Spannung (15 V zum Beispiel)) ändert, fließt zu dem PMOS-Transistor Q2 in dem AN-Zustand ein Strom, wobei der Großteil der Konstantspannung Vh durch die Ldi/dt-Komponente der Spule L1 verbraucht wird, und die Kollektorspannung Vc fällt schnell bis nah an das Massepotential ab. Dann tritt der PMOS-Transistor Q2 zu derselben Zeit in den AUS-Zustand ein, zu der die Kollektorspannung Vc unter die Schwellenspannung Vth +15 V fällt, und der IGBT beginnt den Betrieb.
Während des Ausschaltens des IGBT (wenn sich die erste Gatespannung Vg1 von 15 V auf 0 V ändert) wird andererseits der AN-Zustand erhalten bis nachdem Restladungsträger in dem Großteil der N^–-epitaktischen Schicht 2 entladen sind. Dann nimmt die Anzahl der Restladungsträger ab und die Kollektorspannung Vc steigt wieder an, so dass sie höher als die Schwellenspannung Vth wird, bevor der PMOS-Transistor in den AN-Zustand eintritt, und unterbricht die Lochversorgung. Weil Löcher nicht länger geliefert werden, wenn die Restladungsträger beinahe nicht existent werden, und die Kollektorspannung Vc schnell ansteigt, geht nachfolgend der IGBT extrem schnell in den AUS-Zustand über.
Auf diese Art kann auch die Treibeschaltung gemäß der dritten bevorzugten Ausführungsform, die mit der Spule L1 auf der Emitterseite des PNP-Bipolartransistors T1 versehen ist und die erste Gatespannung Vg1 als die zweite Gatespannung Vg2 liefert, die Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform treiben und dabei einen niedrigen effektiven AN-Widerstand und einen niedrigen Schaltungsverlust erhalten, wie in der ersten und der zweiten bevorzugten Ausführungsform.
Außerdem wird der PMOS-Transistor Q2 während dem Anschalten des IGBT mit der Kollektorspannung Vc = 15 V + Vth oder weniger ausgeschaltet und während dem Ausschalten des IGBT mit der Kollektorspannung Vc = Vth oder höher angeschaltet. Da der PMOS-Transistor Q2 den IGBT-Betrieb stoppt, während er im AN-Zustand ist, ist es wünschenswert, den PMOS-Transistor Q2 bei der höchstmöglichen Kollektorspannung Vc auszuschalten. Weil der PMOS-Transistor Q2 den IGBT-Betrieb startet, während er sich in dem AUS-Zustand befindet, ist es andererseits wünschenswert, den PMOS-Transistor Q2 auf der niedrigstmöglichen Kollektorspannung Vc anzuschalten.
Entsprechend genügt die dritte bevorzugte Ausführungsform durch Verwenden der ersten Gatespannung Vg1 als die zweite Gatespannung Vg2 der obigen Anforderung und erzeugt den Effekt des Verbesserns eines Kompromisses der Potentialdifferenz (15 V) zwischen AN/AUS der ersten Gatespannung Vg1.
Weiterhin ist durch Setzen der Schwellenspannung Vth in die Nähe von 0 V der Ausschalteverlust effektiv reduziert, so dass der PMOS-Transistor Q2 umgehend in den AN-Zustand übergeht, wenn die zweite Gatespannung Vg2 (erste Gatespannung Vg1) auf 0 V gesetzt wird.
Die dritte bevorzugte Ausführungsform nutzt ohne Probleme die erste Gatespannung Vg1 als die zweite Gatespannung Vg2. Alternativ können die ähnlichen Effekte durch Einstellen der Schwellenspannung Vth des PMOS-Transistors Q2 oder einer zweiten Gatespannung Vg2 unabhängig der ersten Gatespannung Vg1 erzielt werden.
Der obige Kompromiss wird weiter durch Durchführen positiven und negativen Vorspannungstreibens zum Treiben der zweiten Gatespannung Vg2 durch zum Beispiel Anlegen einer positiven vorgeschriebenen Spannung während des Anschaltens und Anlegen einer negativen vorgeschriebenen Spannung während des Ausschaltens verbessert.
Vierte bevorzugte Ausführungsform
5 ist eine Querschnittsansicht, die eine Halbleitervorrichtungsstruktur mit einem IGBT gemäß einer vierten bevorzugten Ausführungsform dieser Erfindung zeigt. Wie in 5 gezeigt sind ein P-Diffusionsbereich 22 und ein P^–-Diffusionsbereich 23, die beide Hilfsdiffusionsbereiche sind, weiterhin zwischen den P-Diffusionsbereichen 4 und 5 in dem oberen Teil der N^–-epitaktischen Schicht 2 ausgebildet.
Der P^–-Diffusionsbereich 23 ist gegenüber dem P-Diffusionsbereich 4 mit der N^–-epitaktischen Schicht 2 unter der leitenden Schicht 9 dazwischen ausgebildet. Der P-Diffusionsbereich 22 ist zwischen dem P^–-Diffusionsbereich 23 und dem P-Diffusionsbereich 4 in dem oberen Teil der N^–-epitaktischen Schicht 2 dem P^–-Diffusionsbereich 23 benachbart und unabhängig von dem P-Diffusionsbereich 4 ausgebildet.
Eine leitende Schicht 25 ist auf dem P-Diffusionsbereich 22 ausgebildet und der Emitteranschluss P3 ist elektrisch mit der leitenden Schicht 25 verbunden. Folglich sind die Emitterelektrode 11 und die leitende Schicht 9 kurzgeschlossen. Die anderen einzelnen Elemente sind ähnlich denen in der 1 gezeigten Halbleitervorrichtung.
Die Halbleitervorrichtung mit einer solchen Struktur gemäß der vierten bevorzugten Ausführungsform zeigt eine Doppel-RESURF-Struktur, die eine hohe Durchbruchspannung erzielt, weil der P^–-Diffusionsbereich 23 während des AUS-Zustandes des IGBT zu derselben Zeit verarmt ist, zu der die N^–-epitaktische Schicht 2 verarmt ist. Deshalb ist der AN-Widerstand gegenüber einer konventionellen RESURF-Struktur reduziert und der Umschaltverlust ist effektiv reduziert, weil ein Lochstrom über den P^–-Diffusionsbereich 23 während des Ausschaltens entladen werden kann.
Der P-Diffusionsbereich 22 ist als ein Elektroden-(leitende Schicht 25)-Verbindungsbereich zum Verarmen des P^–-Diffusionsbereichs 23 vorgesehen. Der P-Diffusionsbereich 22 ist derart gesetzt, dass er eine höhere Konzentration als der P^–-Diffusionsbereich 23 aufweist, so dass der Kontaktwiderstand reduziert ist, während verhindert wird, dass ein Durchgriffstrom zu der Elektrode fließt.
Fünfte bevorzugte Ausführungsform
6 ist eine Querschnittsansicht, die eine Halbleitervorrichtungsstruktur mit einem IGBT gemäß einer funften bevorzugten Ausführungsform dieser Erfindung zeigt. Wie in 6 gezeigt, ist ein N-Diffusionsbereich 26, der ein Hilfsdiffusionsbereich ist, derart ausgebildet, dass der P-Diffusionsbereich 6 und der N⁺-Diffusionsbereich 8 zusammen in dem oberen Teil der N^–-epitaktischen Schicht 2 bedeckt sind. Die anderen einzelnen Elemente sind ähnlich zu denen in der in 1 gezeigten Halbleitervorrichtung. Auch in der fünften bevorzugten Ausführungsform zeigt der den IGBT bildende PNP-Bipolartransistor T1 eine Multikollektorstruktur, wie in der äquivalenten Schaltung in 2 gezeigt, in der der Kollektorstrom, der auf der PMOS-Transistor-Q2-Seite fließt, nicht die Effizienz des IGBT-Betrieb behindernd zu dem IGBT-Betrieb beiträgt.
Der N-Diffusionsbereich 26 dient als eine Potentialbarriere gegen von dem P-Diffusionsbereich 5 injizierte Löcher, wodurch ein Zufluss von Löchern in den P-Diffusionsbereich 6 unterdrückt wird. Der N-Diffusionsbereich 26 ermöglicht nämlich eine Reduktion in der Stromverstärkung hFE auf der zweiten Kollektorseite des PNP-Bipolartransistors T1, der zusammenhängend mit dem PMOS-Transistor Q2 ist, und erzeugt den Effekt des effektiveren Ausführens des IGBT-Betriebs.
Sechste bevorzugte Ausführungsform
7 ist eine Querschnittsansicht, die eine Halbleitervorrichtungsstruktur mit einem IGBT gemäß einer sechsten bevorzugten Ausführungsform dieser Erfindung zeigt. Wie in 7 gezeigt, ist ein zusätzliches P^–-Substrat 51 unabhängig von dem P^–-Substrat 1 bereitgestellt und eine PMOS-Transistorstruktur entsprechend dem PMOS-Transistor Q2 ist auf dem P^–-Substrat 51 bereitgestellt, so dass dadurch die PMOS-Transistorstruktur auf einer Oberfläche des P^–-Substrat 1 entfernt ist.
Auf der Seite des P^–-Substrats 1 ist der P-Diffusionsbereich 5 selektiv unabhängig von dem P-Diffusionsbereich 4 ausgebildet und der N⁺-Diffusionsbereich 8 ist unabhängig von dem P-Diffusionsbereich 5 in dem oberen Teil der N^–-epitaktischen Schicht 2 (erste Grundschicht) ausgebildet. Die Kollektorelektrode 12 ist auf dem P-Diffusionsbereich 5 vorgesehen und eine leitende Schicht 27 ist auf dem N⁺-Diffusionsbereich 8 ausgebildet. Die Struktur des NMOS-Transistors Q1 (erste Gateelektrode 14, P-Diffusionsbereich 4 und ähnliches) ist dieselbe, wie die in 1 gezeigte erste bevorzugte Ausführungsform. Auf der Seite des P^–-Substrats 51 ist eine epitaktische N^–-Schicht 52 (zweite Grundschicht) auf dem P^–-Substrat 51 ausgebildet und P-Diffusionsbereiche 5a, 6a, 6b und 5b, die alle Elektrodendiffusionsbereiche sind, sind selektiv jeweils in dem oberen Teil der N^–-epitaktischen Schicht 52 ausgebildet. Eine leitende Schicht 10a ist über eine Gateoxidschicht 21a auf der N^–-epitaktischen Schicht 52 zwischen den P-Diffusionsbereichen 5a und 6a ausgebildet und eine zweite Gateelektrode 15a ist auf der leitenden Schicht 10a bereitgestellt. Eine leitende Schicht 10b ist über eine Gateoxidschicht 21b auf der N^–-epitaktischen Schicht 52 zwischen den P-Diffusionsbereichen 5b und 6b ausgebildet und eine zweite Gateelektrode 15b ist auf der leitenden Schicht 10b bereitgestellt.
Ein N⁺-Diffusionsbereich 80 ist zwischen den P-Diffusionsbereichen 6a und 6b in dem oberen Teil der N^–-epitaktischen Schicht 52 benachbart zu beiden der P-Diffusionsbereiche 6a und 6b ausgebildet. Eine leitende Schicht 33 ist über einen Teil einer Oberfläche des P-Diffusionsbereiches 6a, dem N⁺-Diffusionsbereich 80 und einen Teil einer Oberfläche des P-Diffusionsbereichs 6b ausgebildet.
Eine leitende Schicht 32a ist auf dem P-Diffusionsbereich 5a ausgebildet, während eine leitende Schicht 32b auf dem P-Diffusionsbereich 5b ausgebildet ist. Der zweite Gateanschluss P2 ist elektrisch mit den beiden zweiten Gateelektroden 15a und 15b verbunden, während der Kollektoranschluss P4 elektrisch mit der Kollektorelektrode 12 auf der Seite des P^–-Substrats 1 und den leitenden Schichten 32a, 32b auf der Seite des P^–-Substrats 51 verbunden ist. Weiter sind die leitende Schicht 27 auf der Seite des P^–-Substrats 1 und die leitende Schicht 33 auf der Seite des P^–-Substrats 51 kurzgeschlossen.
Die Seite des P^–-Substrats 51 realisiert nämlich durch Parallelschalten einer Mehrzahl von PMOS-Transistorstrukturen (ein PMOS-Transistor, der die P-Diffusionsbereiche 5a, 6a und die zweite Gateelektrode 15a beinhaltet, und ein PMOS-Transistor, der die P-Diffusionsbereiche 5b, 6b und die zweite Gateelektrode 15b beinhaltet) einen einzelnen PMOS-Transistor.
8 ist ein Schaltungsdiagramm, das eine äquivalente Schaltung der in 7 gezeigten Halbleitervorrichtung gemäß der sechsten bevorzugten Ausführungsform zeigt. Wie in 8 gezeigt, beinhaltet die Halbleitervorrichtung gemäß der sechsten bevorzugten Ausführungsform einen PNP-Bipolartransistor T2, den NMOS-Transistor Q1 und einen PMOS-Transistor Q7.
Der PNP-Bipolartransistor T2 zeigt aufgrund der unabhängigen Ausbildung des PNP-Bipolartransistors T2 auf dem P^–-Substrat 1 und des PMOS-Transistors Q7 auf dem P^–-Substrat 51 eine Einzelemitterstruktur. Der ”PMOS-Transistor Q7” bezeichnet den Einzel-PMOS-Transistor, der die in 7 gezeigte parallel geschaltete Mehrzahl von PMOS-Transistoren beinhaltet.
Wie in 8 gezeigt, sind der PMOS-Transistor Q7 und der NMOS-Transistor Q1 in Reihe zwischen den Emitter und den Kollektor des PNP-Bipolartransistors T2 eingesetzt. Die Source des PMOS-Transistors Q7 ist mit dem Emitter des PNP-Bipolartransistors T2 verbunden und die Source des NMOS-Transistors Q1 ist mit dem Kollektor des PNP-Bipolartransistors T2 verbunden.
Auf diese Art bildet die Halbleitervorrichtung gemäß der sechsten bevorzugten Ausführungsform den PNP-Bipolartransistor T2 und den PMOS-Transistor Q7 auf der N^–-epitaktischen Schicht 2 bzw. der N^–-epitaktischen Schicht 52, die unabhängig bereitgestellte Grundschichten sind. Deshalb tragen alle Löcher von dem P-Diffusionsbereich 5 zu dem IGBT-Betrieb bei, wodurch Verluste aufgrund von in den PMOS-Transistor Q7 fließenden Löchern eliminiert werden. Das bedeutet Eliminieren der Komponente, die durch eine gestrichelte Linie in der äquivalenten Schaltung von 8 fließt.
Siebte Ausführungsform
9 ist eine Querschnittsansicht, die eine Halbleitervorrichtungsstruktur mit einem IGBT gemäß einer siebten bevorzugten Ausführungsform dieser Erfindung zeigt. Wie in 9 gezeigt ist ein N⁺-Diffusionsbereich 8a, der ein zweiter Hilfsdiffusionsbereich ist, nahe dem P-Diffusionsbereich 5 zwischen den P-Diffusionsbereichen 4 und 5 in dem oberen Teil der N^–-epitaktischen Schicht 2 ausgebildet und eine schwebende Elektrode 13a ist auf dem N⁺-Diffusionsbereich 8a vorgesehen. Die schwebende Elektrode 13a und die schwebende Elektrode 13, die auf dem N⁺-Diffusionsbereich 8 ausgebildet ist, der ein erster Hilfsdiffusionsbereich ist, sind durch eine Aluminiumverdrahtung 34 kurzgeschlossen. Die weiteren einzelnen Elemente sind ähnlich zu denen in der in 1 gezeigten Halbleitervorrichtung.
10 ist ein Schaltungsdiagramm, das die äquivalente Schaltung des Halbleitersubstrats gemäß der ersten bevorzugten Ausführungsform hinsichtlich des parasitären Widerstands zeigt. Wie in 10 gezeigt, existiert ein parasitärer Widerstand R1 (schematisch auch in 9 gezeigt) von direkt unter dem P-Diffusionsbereich 5 zu dem N⁺-Diffusionsbereich 8 in der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform. Wegen diesem ist der AN-Widerstand des PMOS-Transistors Q2 verschlechtert und eine Kurzschlussfunktion des PMOS-Transistors Q2 in dem AN-Zustand ist geschwächt. Folglich ist es gewünscht, den parasitären Widerstand R1 zu reduzieren.
Die Halbleitervorrichtung gemäß der siebten bevorzugten Ausführungsform stellt den N⁺-Diffusionsbereich 8a bereit, um einen direkten Strompfad (Aluminiumverdrahtung 34) von dem N⁺-Diffusionsbereich 8a zu dem N⁺-Diffusionsbereich 8 zu etablieren. Deshalb erzeugt die Halbleitervorrichtung den Effekt das im wesentlichen der parasitäre Widerstand R1 eliminiert wird.
Weiterhin weist der N⁺-Diffusionsbereich 8a auch eine Verarmungsschicht-Unterdruckungsfunktion auf, die verhindert, dass die Verarmungsschicht in dem Durchbruchsspannungs-Verhinderungszustand den P-Diffusionsbereich 5 erreicht. Deshalb erzielt die Halbleitervorrichtung nur durch Bereitstellen des N⁺-Diffusionsbereichs 8a gleichzeitig den Effekt des Unterdrückens der Verarmungsschicht und den Effekt des Ausschaltens des parasitären Widerstandes. Die obigen beiden Effekte können nämlich Dank des N⁺-Diffusionsbereichs 8a bezüglich Fläche effektiv erzielt werden.
Achte bevorzugte Ausführungsform
11 ist eine Querschnittsansicht, die eine Halbleitervorrichtungsstruktur mit einem IGBT gemäß einer achten bevorzugten Ausführungsform dieser Erfindung zeigt. Wie in 11 gezeigt, ist ein N⁺-Diffusionsbereich 81 (gemeinsamer Hilfsdiffusionsbereich) einstückig in dem oberen Teil der N^–-epitaktischen Schicht 2 ausgebildet, der sich in Draufsicht von einem N⁺-Diffusionsbereichsteil 81a (dem N⁺-Diffusionsbereich 8a in 9 entsprechend) nahe dem P-Diffusionsbereich 5 zwischen den P-Diffusionsbereichen 4 und 5 bis an den N⁺-Diffusionsbereichteil 81b (dem N⁺-Diffusionsbereich 8 in 9 entsprechend), der benachbart zu dem P-Diffusionsbereich 6 ausgebildet ist, erstreckt, während er die P-Diffusionsbereiche 5 und 6 umgeht. Die weiteren einzelnen Elemente sind ähnlich zu denen in der in 9 gezeigten siebten bevorzugten Ausführungsformstruktur.
Auf diese Art erzeugt die Halbleitervorrichtung gemäß der achten bevorzugten Ausführungsform durch Bereitstellen des N⁺-Diffusionsbereich 81, wie bei der siebten bevorzugten Ausführungsform, ebenfalls den Effekt das im wesentlichen der parasitäre Widerstand R1 ausgeschaltet wird.
Weiterhin kann die Struktur durch Ausbilden eines N⁺-Diffusionsbereichs 81 vereinfacht werden, der die N⁺-Diffusionsbereichsteile 81a und 81b integriert, um die Aluminiumverdrahtung 34 zu eliminieren, die in der siebten bevorzugten Ausführungsform erforderlich ist.
Weiteres
Natürlich kann derselbe Effekt auch durch Anwenden der Invertiertreibeschaltung 18 in der ersten bevorzugten Ausführungsform und der Treibeschaltungen in der zweiten und dritten bevorzugten Ausführungsform auf die Halbleitervorrichtungen in der vierten bis achten bevorzugten Ausführungsform erzielt werden.

Claims

Eine Halbleitervorrichtung mit: einem Isoliertgate-Bipolartransistor eines ersten Leitungstyps mit einer Kollektor- und einer Emitterelektrode, der einen ersten Isoliertgatetransistor (Q1) des ersten Leitungstyps mit einer ersten Source, einem ersten Gate und einer ersten Drain und einen Bipolartransistor (T1, T2) eines zweiten Leitungstyps mit einem Emitter, einer Basis und einem Kollektor beinhaltet, wobei der erste Isoliertgatetransistor (Q1) und der Bipolartransistor (T1, T2) zwischen die Kollektor- und die Emitterelektrode (12, 11) des Isoliertgate-Bipolartransistors geschaltet sind; und einem zweiten Isoliertgatetransistor (Q2, Q7) des zweiten Leitungstyps mit einer zweiten Source, einem zweiten Gate und einer zweiten Drain, der zum Ausbilden eines Kurzschlusses zwischen der Basis und dem Emitter des Bipolartransistors während des Ausschaltens des IGBT hinzugefügt ist, wobei eine Dicke einer Gateisolierschicht (21) des zweiten Isoliertgatetransistors derart gesetzt ist, dass eine Gatedurchbruchspannung des zweiten Isoliertgatetransistors größer ist als eine Durchbruchspannung des IGBT zwischen Kollektor- und Emitterelektrode.
Halbleitervorrichtung nach Anspruch 1, bei der der Bipolartransistor eine Basisschicht (2) des ersten Leitungstyps und einen ersten und einen zweiten Elektrodendiffusionsbereich (4 und 5) des zweiten Leitungstyps, die in einem Teil eines oberen Bereichs der Basisschicht ausgebildet sind, beinhaltet, und ein Zusatzdiffusionsbereich (23) des zweiten Leitungstyps zwischen dem ersten und dem zweiten Elektrodendiffusionsbereich in dem oberen Bereich der Basisschicht bereitgestellt ist.
Halbleitervorrichtung nach Anspruch 1, bei der der Bipolartransistor eine Basisschicht (2) des ersten Leitungstyps und einen Kollektor- und einen Emitterdiffusionsbereich (4 und 5) des zweiten Leitungstyps, die in einem Teil eines oberen Bereichs der Basisschicht ausgebildet sind, beinhaltet, der zweite Isoliertgatetransistor die Basisschicht, den zweiten Elektrodendiffusionsbereich, einen in einem Teil des oberen Bereichs der Basisschicht ausgebildeten dritten Elektrodendiffusionsbereich (6) des zweiten Leitungstyps und eine Gateelektrode (10, 15), die über einer Gateisolierschicht auf der Basisschicht zwischen dem zweiten und dem dritten Elektrodendiffusionsbereich ausgebildet ist, beinhaltet, und ein Zusatzdiffusionsbereich (26) des ersten Leitungstyps, der eine höhere Dotierungskonzentration des ersten Leitungstyps als die Basisschicht aufweist, derart vorgesehen ist, dass der dritte Elektrodendiffusionsbereich (6) in ihm enthalten ist.
Halbleitervorrichtung nach Anspruch 1, bei der der Bipolartransistor eine erste Basisschicht (2) des ersten Leitungstyps und einen ersten und einen zweiten Elektrodendiffusionsbereich (4 und 5) des zweiten Leitungstyps, die in einem Teil eines oberen Bereichs der ersten Grundschicht ausgebildet sind, beinhaltet, der zweite Isoliertgatetransistor eine zweite Basisschicht (52) des ersten Leitungstyps, einen dritten und einen vierten Elektrodendiffusionsbereich (5a, 5b und 6a, 6b) des zweiten Leitungstyps, die in einem Teil des oberen Bereichs der zweiten Basisschicht ausgebildet sind, und eine Gateelektrode (10a, 10b, 15a, 15b), die über einer Gateisolierschicht auf der zweiten Basisschicht zwischen dem dritten und dem vierten Elektrodendiffusionsbereich ausgebildet sind, beinhaltet, und die erste Basisschicht (2) auf einem ersten Substrat (1) des zweiten Leitungstyps vorgesehen ist und die zweite Basisschicht (52) auf einem zweiten Substrat (51) des zweiten Leitungstyps vorgesehen ist, welches unabhängig von dem ersten Substrat (1) ist.
Halbleitervorrichtung nach Anspruch 1, bei der der Bipolartransistor eine Basisschicht (2) des ersten Leitungstyps und einen ersten und einen zweiten Elektrodendiffusionsbereich (4 und 5) des zweiten Leitungstyps, die in einem Teil eines oberen Bereichs der Basisschicht ausgebildet sind, beinhaltet, der erste Isoliertgatetransistor die Basisschicht, einen dritten Elektrodendiffusionsbereich (7) des ersten Leitungstyps, der in einem Teil des oberen Bereichs des ersten Elektrodendiffusionsbereichs ausgebildet ist, und eine erste Gateelektrode (9, 14), die über einer weiteren von einer Gateisolierschicht (21) verschiedenen Gateisolierschicht (16) auf dem ersten Elektrodendiffusionsbereich zwischen der Basisschicht und dem dritten Elektrodendiffusionsbereich ausgebildet ist, beinhaltet, und der zweite Isoliertgatetransistor die Basisschicht, den zweiten Elektrodendiffusionsbereich, einen vierten Elektrodendiffusionsbereich (6) des zweiten Leitungstyps, der in dem oberen Teil der Basisschicht ausgebildet ist, und eine zweite Gateelektrode (10, 15), die über der Gateisolierschicht (21) auf der Basisschicht zwischen dem zweiten und dem vierten Elektrodendiffusionsbereich ausgebildet ist, beinhaltet, und die Halbleitervorrichtung weiterhin aufweist: einen ersten Zusatzdiffusionsbereich (8, 81b) des ersten Leitungstyps, der eine höhere Dotierungskonzentration des ersten Leitungstyps als die Basisschicht aufweist und benachbart zu dem vierten Elektrodendiffusionsbereich in dem oberen Bereich der Basisschicht ausgebildet ist; und einen zweiten Zusatzdiffusionsbereich (8a, 81a) des ersten Leitungstyps mit einer höheren Dotierungskonzentration des ersten Leitungstyps als die Basisschicht zwischen dem ersten und dem zweiten Elektrodendiffusionsbereich in dem oberen Teil der Grundschicht, wobei der erste und der zweite Zusatzdiffusionsbereich über eine elektrisch leitende Verbindung (34, 81) miteinander verbunden sind.
Halbleitervorrichtung nach Anspruch 5, bei der die elektrisch leitende Verbindung eine Metallverdrahtung (34) aufweist.
Halbleitervorrichtung nach Anspruch 5, bei der der erste und der zweite Zusatzdiffusionsbereich (8, 81b; 8a, 81a) über einen einstückig ausgebildeten gemeinsamen Zusatzdiffusionsbereich (81) in dem oberen Teil der Basisschicht elektrisch miteinander verbunden sind, welcher sich von dem ersten Zusatzdiffusionsbereich (8, 81b) zwischen dem ersten und dem zweiten Elektrodendiffusionsbereich (4; 5) zu dem zweiten Zusatzdiffusionsbereich (8a, 81a) benachbart zu dem vierten Elektrodendiffusionsbereich (6) erstreckt.
Schaltung mit einer Halbleitervorrichtung nach Anspruch 1, wobei die Schaltung weiterhin eine Treibeschaltung für die Halbleitervorrichtung aufweist, wobei die Treibeschaltung aufweist: ein erstes Steuersignalversorgungsmittel (41), das eine Gateelektrode des ersten Isoliertgatetransistors mit einem ersten Steuersignal (Vg1) versorgt; und ein zweites Steuersignalversorgungsmittel (Q3 bis Q6, 31, 19), das eine Gateelektrode des zweiten Isoliertgatetransistors mit einem zweiten Steuersignal (Vg2) versorgt, das in Antwort auf das erste Steuersignal erhalten wird, wobei das erste Steuersignalversorgungsmittel aus einer Signalleitung (41) besteht, der das erste Steuersignal (Vg1) eingegeben wird und das zweite Steuersignalversorgungsmittel zwei Transistoren eines ersten Leitungstyps (Q3, Q4), zwei Transistoren eines zweiten Leitungstyps (Q5, Q6), eine Versorgungsleitung (19) und einen Invertierer (31) aufweist, wobei jeweils ein Transistor des ersten und des zweiten Leitungstyps in Reihe zwischen die Versorgungsleitung (19) und Masse geschaltet sind, einer der Transistoren des ersten Leitungstyps an seinem Gate das erste Steuersignal (Vg1) empfängt, während der andere der Transistoren des ersten Leitungstyps über den Invertierer (31) das invertierte erste Steuersignal an seinem Gate empfängt, das Gate jeweils eines Transistors des zweiten Leitungstyps mit einem Verbindungspunkt zwischen dem jeweils anderen Transistor des zweiten Leitungstyps und dem dazu in Reihe geschalteten Transistor des ersten Leitungstyps verbunden ist und der so definierte Verbindungspunkt einer der beiden Reihenschaltungen der Gateelektrode des zweiten Isoliertgatetransistors das zweite Steuersignal (Vg2) liefert.
Schaltung mit einer Halbleitervorrichtung nach Anspruch 1, wobei die Schaltung weiterhin eine Treibeschaltung für die Halbleitervorrichtung aufweist, wobei die Treibeschaltung aufweist: eine Spule (L1), an deren einem Ende eine Konstantspannung (Vh) anliegt und deren anderes Ende mit der Emitterelektrode des Bipolartransistors verbunden ist; ein Steuersignalversorgungsmittel (42) bestehend aus einer Signalleitung (42), welche eine Gateelektrode des ersten Isoliertgatetransistors mit einem ersten Steuersignal (Vg1) versorgt; und ein Festspannungsversorgungsmittel (43) bestehend aus einer Signalleitung, welche eine Gateelektrode des zweiten Isoliertgatetransistors mit einem festen Potential versorgt, welches so gewählt ist, dass eine Schwellenspannung (Vth) des zweiten Isoliertgatetransistor (Q2) zwischen der Konstantspannung (Vh) und dem festen Potential liegt.
Schaltung mit einer Halbleitervorrichtung nach Anspruch 1, wobei die Schaltung weiterhin eine Treibeschaltung für die Halbleitervorrichtung aufweist, wobei die Treibeschaltung aufweist: eine Spule (L1), an deren einem Ende eine Konstantspannung (Vh) anliegt und deren anderes Ende mit der Emitterelektrode des Bipolartransistors verbunden ist; und ein Steuersignalversorgungsmittel in Gestalt einer Signalleitung, das den Gateelektroden von sowohl dem ersten als auch dem zweiten Isoliertgatetransistor ein gleiches Steuersignal liefert.