JP2796470B2 - 自己消弧型サイリスタおよびその製造方法 - Google Patents

自己消弧型サイリスタおよびその製造方法

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JP2796470B2 JP4113594A JP11359492A JP2796470B2 JP 2796470 B2 JP2796470 B2 JP 2796470B2 JP 4113594 A JP4113594 A JP 4113594A JP 11359492 A JP11359492 A JP 11359492A JP 2796470 B2 JP2796470 B2 JP 2796470B2
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    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/744—Gate-turn-off devices
    • H01L29/745—Gate-turn-off devices with turn-off by field effect
    • H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＯＳゲート制御によ
りサイリスタの電流を開閉できる自己消弧型サイリスタ
に関する。
【０００２】
【従来の技術】ゲート電圧を制御することにより主電流
をオン・オフすることのできる優れた半導体装置として
従来よりＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂ
ｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が知られてい
る。図３０にその基本構成の断面を示す。ｐ型アノード
層１の上にｎ型ベース層２が形成され、ｎ型ベース層２
の上部の中央付近にｐ型ベース層３が選択的に形成され
ている。このｐ型ベース層３は比較的不純物濃度の高い
ｐ+ 領域３ａからなる中央部とｐ領域３ｂからなる周辺
部とによって構成されている。
【０００３】ｎ型エミッタ層４ａはｐ型ベース層３の上
部に選択的に形成されており、これらの上部表面の一部
はｐ+ 領域３ａの上部表面と共にカソード面６を形成
し、これらにカソード電極１０が接触している。ｐ型ア
ノード層１の底面であるアノード面１１にはアノード電
極１２が接触している。
【０００４】ｐ領域３ｂの上部には、ゲート酸化膜７に
包埋されてゲート電極８が形成されており、ゲート電極
８にかかるゲート電圧を制御することにより、カソード
電極１０とアノード電極１２に流れる主電流をオン・オ
フすることができる。
【０００５】しかし、通電電流が大きくなりｐ型アノー
ド層１、ｎ型ベース層２、ｐ型ベース層３、ｎ型エミッ
タ層４ａからなる４層構造がサイリスタ作用によりラッ
チングを起こしターンオンすると、ゲート電圧による電
流の制御が不可能となり、オン状態のままになり、ひい
ては破壊に到る。
【０００６】このようなＩＧＢＴにおける問題点に鑑
み、ｐ型アノード層１、ｎ型ベース層２、ｐ型ベース層
３、ｎ型エミッタ層４ａからなる４層構造部分がサイリ
スタ作用によりラッチングを起こしても、ゲート電圧を
除去することによりターンオフが可能となり、むしろ積
極的にラッチングを起こさせることによりさらに大きな
主電流の制御を可能にする自己消弧型サイリスタとして
ＥＳＴ（ＥｍｉｔｔｅｒＳｗｉｔｃｈｅｄ Ｔｈｙｒｉ
ｓｔｏｒ）が提案されている。例えばＩＥＥＥＥＬＥＣ
ＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ Ｖｏｌ．１
１ ｐ７５においてＢ．Ｊ．Ｂａｌｉｇａにより紹介さ
れている。
【０００７】図３１にＥＳＴの単位セル１００の断面構
造を示す。ｐ型アノード層１の上にｎ型ベース層２が形
成されており、ｐ型アノード層１とｎ型ベース層２との
界面にはｐｎ接合Ｊ1 が生じている。また、ｎ型ベース
層２の上部のうちセル１００の中央付近にｐ型ベース層
３が選択的に形成されており、このｐ型ベース層３は比
較的不純物濃度の高いｐ+ 領域３ａからなる中央部とｐ
領域３ｂからなる周辺部とによって構成されている。ｎ
型ベース層２とｐ型ベース層３との界面にはｐｎ接合Ｊ
2 が生じている。
【０００８】第１のｎ型エミッタ層４及び第２のｎ型エ
ミッタ層５はｐ型ベース層３の上部に選択的に形成され
た領域であり、第１のｎ型エミッタ層４は図３０に示し
たＩＧＢＴのｎ型エミッタ層４ａに対応している。第１
のｎ型エミッタ層４の上部表面の一部はｐ+ 領域３ａの
上部表面と共にカソード面６を形成する。第２のｎ型エ
ミッタ層５は第１のｎ型エミッタ層４を取り囲むように
設けられている。ｐ型ベース層３と第１のｎ型エミッタ
層４及び第２のｎ型エミッタ層５との界面にはそれぞれ
ｐｎ接合Ｊ3 及びＪ4 が生じている。
【０００９】ｐ領域３ｂのうち、その上面の近傍の領域
が２つのチャネル領域を形成する。一方は、第１のｎ型
エミッタ層４と第２のｎ型エミッタ層５との間に形成さ
れる第１のチャネル領域ＣＨ１であり、他方は、第２の
ｎ型エミッタ層５とｎ型ベース層２との間に形成される
第２のチャネル領域ＣＨ２である。チャネル領域ＣＨ
１、ＣＨ２に対峙して、ゲート酸化膜７に包埋されたゲ
ート電極８ａ，８ｂが設けられており、ゲート電極８
ａ，８ｂは外部ゲート電極Ｇと電気的に接続されてい
る。
【００１０】ゲート酸化膜７とカソード面６とはカソー
ド電極１０によって覆われている。このため、ゲート電
極８ａ，８ｂ及びカソード電極１０、並びに第２のｎ型
エミッタ層５及びカソード電極１０は、いずれもゲート
酸化膜７により互いに電気的に絶縁されている。一方、
ｐ型ベース層３及び第１のｎ型エミッタ層４は互いにカ
ソード電極１０を介して電気的に接触している。カソー
ド電極１０は外部カソード電極Ｋと電気的に接続されて
いる。
【００１１】ｐ型アノード層１の底面であるアノード面
１１にはアノード電極１２が形成されており、これによ
ってｐ型アノード層１とアノード電極１２とが電気的に
接触している。アノード電極１２は外部アノード電極Ａ
と接続されている。
【００１２】このように構成されるＥＳＴの単位セル１
００は、その複数個がマトリクス状に配列され並列に接
続されることにより、１つのＥＳＴペレットを構成す
る。各単位セル１００のゲート電極８ａ，８ｂ、カソー
ド電極７、アノード電極１２はそれぞれ互いに電気的に
接続されている。
【００１３】例えば、ゲート電極８ａ，８ｂは単位セル
１００同士で接続され、アルミワイヤ等のワイヤボンド
によってさらに外部ゲート電極Ｇと接続されている。ま
たアノード電極１２は鑞付け等により、外部アノード電
極Ａに接続されている。各単位セル１００のカソード電
極１０も互いに接続され、アルミワイヤ等のワイヤボン
ドによってさらに外部カソード電極Ｋと電気的に接続さ
れている。
【００１４】ＥＳＴの動作を単位セル１００について説
明する。まず、ゲート電極８ａ，８ｂをカソード電極１
０と同電位にし、アノード電極１２の電位をカソード電
極１０よりも高くすると、ｐｎ接合Ｊ2 は逆バイアス状
態となり、アノード電極１２とカソード電極１０との間
には電流は流れない。
【００１５】つぎに、アノード電極１２の電位をカソー
ド電極１０よりも高くした状態で、ゲート電極８ａ，８
ｂの電位をカソード電極１０の電位より高くした場合を
考える。ｐ領域３ｂはｐ+ 領域３ａを介してカソード電
極１０と電気的に接続されており、ゲート電極８ａ，８
ｂとｐ領域３ｂとはゲート酸化膜７を介して容量結合し
ているので、ゲート電極８ａ，８ｂとチャネル領域ＣＨ
１及びＣＨ２とにそれぞれ電荷が蓄積される。よって、
チャネル領域ＣＨ１及びＣＨ２のそれぞれにチャネルが
形成される。
【００１６】これらのチャネルＣＨ１，ＣＨ２は、それ
ぞれ第１のｎ型エミッタ層４と第２のｎ型エミッタ層５
とを、また第２のｎ型エミッタ層５とｎ型ベース層２と
を短絡するため、アノード電極１２とカソード電極１０
との間に電流が流れる。
【００１７】この場合の主な電流（主電流）の経路は、
アノード電極１２からｐ型アノード層１、ｎ型ベース層
２、チャネル領域ＣＨ２、第２のｎ型エミッタ層５、チ
ャネル領域ＣＨ１、第１のｎ型エミッタ層４を経てカソ
ード電極１０に到る。このためこの主電流が一定の大き
さ以上になると、ｐ型アノード層１、ｎ型ベース層２、
ｐ型ベース層３、第２のｎ型エミッタ層５からなる４層
構造部分がサイリスタ作用によりラッチングを起こしタ
ーンオンする事になり、単位セル１００はオン状態とな
る。
【００１８】一旦ターンオンした後は、電流は主にアノ
ード電極１２からｐ型アノード層１、ｎ型ベース層２、
ｐ型ベース層３、第２のｎ型エミッタ層５、チャネル領
域ＣＨ１、第１のｎ型エミッタ層４を経てカソード電極
１０に到る経路で流れ、チャネル領域ＣＨ２にはあまり
流れていない。
【００１９】このオン状態において、ゲート電極に印加
されている電圧を取り除くと、チャネル領域ＣＨ１及び
ＣＨ２に蓄積されていた電荷が放電され、ゲート酸化膜
７の周辺の電位は指数関数的に減少してゆき、第１のｎ
型エミッタ層４と第２のｎ型エミッタ層５とを、また第
２のｎ型エミッタ層５とｎ型ベース層２とを短絡してい
たチャネルが消滅する。オン状態では、電流はチャネル
領域ＣＨ２にはあまり流れていないが、主にチャネル領
域ＣＨ１を経由している。この結果、主電流はチャネル
領域ＣＨ１で遮断され、単位セル１００はターンオフす
る。
【００２０】
【発明が解決しようとする課題】上記のようにｐ型アノ
ード層１、ｎ型ベース層２、ｐ型ベース層３、第２のｎ
型エミッタ層５からなる４層構造（主サイリスタ）がラ
ッチングを起こしても問題は生じないが、さらに主電流
が大きくなってｐ型アノード層１、ｎ型ベース層２、ｐ
型ベース層３、第１のｎ型エミッタ層４からなる４層構
造部分（寄生サイリスタ）までラッチングを起こすよう
な場合には、電流はチャネル領域ＣＨ２ばかりかチャネ
ル領域ＣＨ１にもあまり流れず、ゲート電圧を除去する
ことによってターンオフさせることは不可能となる。し
たがってＩＧＢＴの場合と同様に素子の破壊をおこす危
険性があった。
【００２１】この発明は上記のような問題点を解消する
ためになされたもので、主電流を大きくとれる自己消弧
型サイリスタを得ることを目的とする。
【００２２】
【課題を解決するための手段】この発明にかかる自己消
弧型サイリスタの第１の態様は、（ａ）(a-1) 第１導電
型の第１半導体層と、(a-2) 第１半導体層上に形成され
た第２導電型の第２半導体層と、(a-3) 第２半導体層の
上面の全面において形成された第１導電型の第３半導体
層と、(a-4) 第３半導体層の上面において選択的に形成
された第２導電型の第４半導体層と、(a-5) 第３半導体
層の上面において第４半導体層と離れて、かつ、その底
面が第４半導体層の底面よりも第２半導体層に遠く、選
択的に形成された第２導電型の第５半導体層と、を有す
る基体と、（ｂ）少なくとも第４半導体層から第５半導
体層にまたがって形成された絶縁膜と、（ｃ）絶縁膜中
に形成され、第３半導体層と対峙する制御電極と、
（ｄ）第３及び第５半導体層に電気的に接続して形成さ
れた第１電極と、（ｅ）第１半導体層に電気的に接続し
て形成された第２電極と、を備え、制御電極が第３半導
体層と電気的に接続される。
【００２３】この発明にかかる自己消弧型サイリスタの
第２の態様は、（ａ）(a-1) 比較的低濃度の第１導電型
の第１半導体層と、(a-2) 第１半導体層上に形成された
第２導電型の第２半導体層と、(a-3) 第２半導体層の上
面において選択的に形成された第１導電型の第３半導体
層と、(a-4) 第３半導体層の上面において選択的に形成
された第２導電型の第４半導体層と、(a-5) 第３半導体
層の上面において第４半導体層と離れて、選択的に形成
された第２導電型の第５半導体層と、(a-6) 第２及び第
３半導体層を介して第５半導体層と対峙して、第１半導
体層中に選択的に、かつ、第２半導体層に達して形成さ
れた比較的高濃度の第１導電型の第６半導体層と、を有
する基体と、（ｂ）少なくとも第４半導体層から第５半
導体層にまたがって形成された絶縁膜と、（ｃ）少なく
とも絶縁膜中に形成され、第３半導体層と対峙する制御
電極と、（ｄ）第３及び第５半導体層に電気的に接続し
て形成された第１電極と、（ｅ）第１及び第６半導体層
に電気的に接続して形成された第２電極と、を備える。
【００２４】この発明にかかる自己消弧型サイリスタの
第３の態様は、（ａ）(a-1) 第１導電型の第１半導体層
と、(a-2) 第１半導体層上に形成され、後退面及び後退
面から突出する突起部が上面にある第２導電型の第２半
導体層と、(a-3) 第２半導体層において、少なくとも突
起部に形成された第１導電型の第３半導体層と、(a-4)
第３半導体層において、突起部の側壁に露出するように
選択的に形成された第２導電型の第４半導体層と、(a-
5) 第３半導体層において、第４半導体層と離れて、か
つ、その底面が第４半導体層の底面よりも第２半導体層
に遠く、突起部の側壁に露出するように選択的に形成さ
れた第２導電型の第５半導体層と、を有する基体と、
（ｂ）少なくとも第４半導体層から第５半導体層にまた
がって形成された絶縁膜と、（ｃ）絶縁膜中に形成さ
れ、少なくとも突起部の側壁において第３半導体層と対
峙する制御電極と、（ｄ）第３及び第５半導体層に電気
的に接続して形成された第１電極と、（ｅ）第１半導体
層に電気的に接続して形成された第２電極と、を備え
る。
【００２５】この発明にかかる自己消弧型サイリスタの
製造方法の第１の態様は、（ａ）第１導電型の第１半導
体層上に第２導電型の第２半導体層を形成する工程と、
（ｂ）第２半導体層の上面において第１導電型の第３半
導体層を少なくとも選択的に形成する工程と、（ｃ）第
３半導体層の上面において第２導電型の第４半導体層を
選択的に形成する工程と、（ｄ）第３半導体層を選択的
に増厚し、第４半導体層の一部をその側面に含む突起部
を形成する工程と、（ｅ）第３半導体層の上面において
第４半導体層と離れて、かつ、第４半導体層の底面より
も第２半導体層に遠い底面を有する第２導電型の第５半
導体層を選択的に形成する工程と、（ｆ）第３半導体層
と対峙する制御電極を包埋し、少なくとも第４半導体層
から第５半導体層にまたがる絶縁膜を形成する工程と、
（ｇ）第１電極を第３及び第５半導体層に電気的に接続
して形成する工程と、（ｈ）第２電極を第１半導体層に
電気的に接続して形成する工程と、を備える。
【００２６】
【００２７】この発明にかかる自己消弧型サイリスタの
製造方法の第２の態様は、同第１の態様において、突起
部の厚さを、絶縁膜の厚さよりも厚く形成する。
【００２８】この発明にかかる自己消弧型サイリスタの
製造方法の第３の態様は、（ａ）第１導電型の第１半導
体層上に第２導電型の第２半導体層を形成する工程と、
（ｂ）第２半導体層の上面の全面において第１導電型の
第３半導体層を形成する工程と、（ｃ）第３半導体層の
上面において第２導電型の第４半導体層を選択的に形成
する工程と、（ｄ）第３半導体層の上面において第４半
導体層と離れて、かつ、第４半導体層の底面よりも第２
半導体層に遠い底面を有する第２導電型の第５半導体層
を選択的に形成する工程と、（ｅ）第３半導体層と対峙
する制御電極を包埋し、少なくとも第４半導体層から第
５半導体層にまたがる絶縁膜を形成する工程と、（ｆ）
第１電極を第３及び第５半導体層に電気的に接続して形
成する工程と、（ｇ）第２電極を第１半導体層に電気的
に接続して形成する工程と、を備え、工程（ｅ）におい
て制御電極が第３半導体層と電気的に接続されて形成さ
れる。
【００２９】この発明にかかる自己消弧型サイリスタの
製造方法の第４の態様は、（ａ）第１導電型の第１半導
体層上に比較的低濃度の第２導電型の第２半導体層を形
成する工程と、（ｂ）第１半導体層の底面から第２半導
体層へと貫通する比較的高濃度の第２導電型の第３半導
体層を形成する工程と、（ｃ）第２半導体層の上面にお
いて第１導電型の第４半導体層を選択的に形成する工程
と、（ｄ）第４半導体層の上面において第２導電型の第
５半導体層を選択的に形成する工程と、（ｅ）第４半導
体層の上面において第５半導体層と離れて、かつ、第３
半導体層に対峙する第２導電型の第６半導体層を選択的
に形成する工程と、（ｆ）第４半導体層と対峙する制御
電極を包埋し、少なくとも第５半導体層から第６半導体
層にまたがる絶縁膜を形成する工程と、（ｇ）第１電極
を第４及び第６半導体層に電気的に接続して形成する工
程と、（ｈ）第２電極を第１及び第３半導体層に電気的
に接続して形成する工程と、を備える。
【００３０】
【作用】この発明の自己消弧型サイリスタの第１の態様
においては、第２半導体層と第５半導体層によって挟ま
れる第３半導体層の厚さが大きくなり、これら三者によ
って構成されるトランジスタの電流増幅率が低く抑えら
れる。しかも第１ないし第４半導体層からなる主サイリ
スタを即時にラッチングさせることができるので、主電
流が小さくても電力損失を押さえることができる。
【００３１】この発明の自己消弧型サイリスタの第２の
態様においては、第５半導体層に対峙する第６半導体層
が第２半導体層と第２電極を短絡し、第１乃至第３半導
体層により構成されるトランジスタの電流増幅率が低く
抑えられる。
【００３２】この発明の自己消弧型サイリスタの第３の
態様においては、突起部の側面において第３ないし第５
半導体層が露出しており、突起部の側面において第４及
び第５半導体層に挟まれた第３半導体層においてチャネ
ルを形成できるので、装置の上面を有効に利用しつつ寄
生サイリスタのラッチングを生じ難くする。
【００３３】この発明の自己消弧型サイリスタの製造方
法の第１及び第２の態様は、この発明の自己消弧型サイ
リスタの第３の態様の製造に好適である。
【００３４】この発明の自己消弧型サイリスタの製造方
法の第３の態様は、この発明の自己消弧型サイリスタの
第１の態様の製造に好適である。
【００３５】この発明の自己消弧型サイリスタの製造方
法の第４の態様は、この発明の自己消弧型サイリスタの
第２の態様の製造に好適である。
【００３６】
【実施例】実施例１．図１はこの発明の第１実施例にか
かるＥＳＴの単位セル１０１の断面構造図である。第１
実施例はこの発明の自己消弧型サイリスタの第１の態様
に対応する。
【００３７】ｐ型アノード層１の上にはｎ型ベース層２
が形成されており、ｐ型アノード層１とｎ型ベース層２
との界面にはｐｎ接合Ｊ1 が生じている。また、ｎ型ベ
ース層２の上部のうちセル１０１の中央付近にｐ型ベー
ス層３が選択的に形成されており、このｐ型ベース層３
は中央部にある比較的不純物濃度の高いｐ+ 領域３ａ及
び周辺部にあるｐ領域３ｂによって構成されている。ｎ
型ベース層２とｐ型ベース層３との界面にはｐｎ接合Ｊ
2 が生じている。
【００３８】第１のｎ型エミッタ層４及び第２のｎ型エ
ミッタ層５がｐ型ベース層３の上部に選択的に形成さ
れ、第２のｎ型エミッタ層５は第１のｎ型エミッタ層４
を取り囲むように設けられている。ｐ型ベース層３及び
第１のｎ型エミッタ層４並びにｐ型ベース層３及び第２
のｎ型エミッタ層５の界面にはそれぞれｐｎ接合Ｊ3 及
びＪ4 が生じている。
【００３９】第１のｎ型エミッタ層４の厚みは第２のエ
ミッタ層の厚みより小さく設定されており、したがって
ｐｎ接合Ｊ3 とｐｎ接合Ｊ2 との距離は、ｐｎ接合Ｊ4
とｐｎ接合Ｊ2 との距離よりも大きくなっている。
【００４０】ｐ領域３ｂのうちその上部表面の近傍の領
域が２つのチャネル領域を形成する。一方は第１のｎ型
エミッタ層４と第２のｎ型エミッタ層５との間に形成さ
れる第１のチャネル領域ＣＨ１であり、他方は第２のｎ
型エミッタ層５とｎ型ベース層２との間に形成される第
２のチャネル領域ＣＨ２である。チャネル領域ＣＨ１，
ＣＨ２とその周辺の領域の上部にはゲート酸化膜７に包
埋されたゲート電極８が形成されており、ゲート電極８
は外部ゲート電極Ｇと電気的に接続されている。
【００４１】第１のｎ型エミッタ層４の上部表面の一部
はｐ+ 領域３ａの上部表面と共にカソード面６を形成し
ており、ゲート酸化膜７と共にカソード電極１０によっ
て覆われている。このため、ゲート電極８及びカソード
電極１０、並びに第２のｎ型エミッタ層５及びカソード
電極１０は、いずれもゲート酸化膜７により互いに電気
的に絶縁されている。一方、ｐ型ベース層３及び第１の
ｎ型エミッタ層４は互いにカソード電極１０を介して電
気的に接触している。カソード電極１０は、外部カソー
ド電極Ｋと電気的に接続されている。
【００４２】ｐ型アノード層１の底面であるアノード面
１１にはアノード電極１２が形成されており、ｐ型アノ
ード層１とアノード電極１２とが電気的に接触してい
る。アノード電極１２は外部アノード電極Ａと接続され
ている。
【００４３】ＥＳＴペレットにおいては、複数個のＥＳ
Ｔ単位セル１０１が並列にマトリクス状に配列されて一
体化されている。各単位セル１０１のゲート電極８、カ
ソード電極７、アノード電極１２はそれぞれ互いに電気
的に接続されている。
【００４４】例えば、ゲート電極８は単位セル１０１同
士で接続されアルミワイヤ等のワイヤボンドによってさ
らに外部ゲート電極Ｇと接続されている。またアノード
電極１２は鑞付け等により、外部アノード電極Ａに接続
されている。各単位セル１０１のカソード電極１０も互
いに接続され、アルミワイヤ等のワイヤボンドによって
さらに外部カソード電極Ｋと電気的に接続されている。
【００４５】単位セル１０１の動作について説明する。
まず、ゲート電極８をカソード電極１０と同電位にし、
アノード電極１２の電位をカソード電極１０よりも高く
すると、ｐｎ接合Ｊ2 は逆バイアス状態となり、アノー
ド電極１２とカソード電極１０との間には電流は流れな
い。
【００４６】つぎに、アノード電極１２の電位をカソー
ド電極１０よりも高くした状態で、ゲート電極８の電位
をカソード電極１０の電位より高くした場合を考える。
ｐ領域３ｂはｐ+ 領域３ａを介してカソード電極１０と
電気的に接続されており、ゲート電極８とｐ領域３ｂと
はゲート酸化膜７を介して容量結合しているので、ゲー
ト電極８とチャネル領域ＣＨ１及びＣＨ２とにそれぞれ
電荷が蓄積される。よって、チャネル領域ＣＨ１及びＣ
Ｈ２のそれぞれにチャネルが形成される。
【００４７】これらのチャネルは第１のｎ型エミッタ層
４と第２のｎ型エミッタ層５とを、また第２のｎ型エミ
ッタ層５とｎ型ベース層２とを短絡するため、アノード
電極１２とカソード電極１０との間に電流が流れる。
【００４８】このとき、主電流の経路は、アノード電極
１２からｐ型アノード層１、ｎ型ベース層２、チャネル
領域ＣＨ２、第２のｎ型エミッタ層５、チャネル領域Ｃ
Ｈ１、第１のｎ型エミッタ層４を経てカソード電極１０
に到る。このためこの主電流が一定の大きさ以上になる
と、ｐ型アノード層１、ｎ型ベース層２、ｐ型ベース層
３、第２のｎ型エミッタ層５からなる４層構造部分がサ
イリスタ作用によりラッチングを起こしターンオンする
事になり、単位セル１００はオン状態となる。
【００４９】一旦ターンオンした後は、電流は主にアノ
ード電極１２からｐ型アノード層１、ｎ型ベース層２、
ｐ型ベース層３、第２のｎ型エミッタ層５、チャネル領
域ＣＨ１、第１のｎ型エミッタ層４を経てカソード電極
１０に到る経路で流れ、チャネル領域ＣＨ２にはあまり
流れていない。
【００５０】このオン状態において、ゲート電極８に印
加されている電圧を取り除くと、チャネル領域ＣＨ１及
びＣＨ２に蓄積されていた電荷が放電され、ゲート酸化
膜７の周辺の徹位は指数関数的に減少してゆき、第１の
ｎ型エミッタ層４と第２のｎ型エミッタ層５とを、また
第２のｎ型エミッタ層５とｎ型ベース層２とを短絡して
いたチャネルが消滅する。オン状態では、電流はチャネ
ル領域ＣＨ２にはあまり流れていないが、主にチャネル
領域ＣＨ１を経由している。この結果、電流のおもな成
分である主電流はチャネル領域ＣＨ２で遮断され、単位
セル１０１はターンオフする。
【００５１】上記のようにｐ型アノード層１、ｎ型ベー
ス層２、ｐ型ベース層３、第２のｎ型エミッタ層５から
なる４層構造（主サイリスタ）がラッチングを起こして
も従来のＥＳＴと同様に問題は生じない。
【００５２】一方、単位セル１０１もｐ型アノード層
１、ｎ型ベース層２、ｐ型ベース層３、第２のｎ型エミ
ッタ層４からなる４層構造部分（寄生サイリスタ）を有
する。しかし、ｐｎ接合Ｊ3 とｐｎ接合Ｊ2 の距離が、
ｐｎ接合Ｊ4 とｐｎ接合Ｊ2 の距離と比較して大きい。
このため、寄生サイリスタの一部を成すｎ型ベース層
２、ｐ型ベース層３、第１のｎ型エミッタ層４から構成
されるトランジスタの電流増幅率は、主サイリスタの一
部を成すｎ型ベース層２、ｐ型ベース層３、第２のｎ型
エミッタ層５から構成されるトランジスタの電流増幅率
より小さくなる。このため従来のＥＳＴと比較して寄生
サイリスタ部分のラッチングが起きにくく、素子破壊を
回避することができる。
【００５３】このような単位セル１０１の製造方法を図
２乃至図８に示す。この製造方法は、この発明の自己消
弧型サイリスタの製造方法の第１の態様に対応する。
【００５４】まず、エピタキシャル成長、拡散、若しく
は基板接着により、ｎ型ベース層２をｐ型アノード層１
上に形成する（図２）。
【００５５】次にｎ型ベース層２上に選択的に酸化膜１
３ａを形成し、これをマスクとしてイオン注入若しくは
拡散を行ってｐ+ 領域３ａを形成する（図３）。
【００５６】酸化膜１３ａを除去し、酸化膜１３ａより
も広い開口部を有した酸化膜１３ｂをｎ型ベース層２上
に選択的に形成し、これをマスクとしてイオン注入若し
くは拡散を行ってｐ領域３ｂを形成する。これによって
ｐ型ベース層３が形成される（図４）。
【００５７】酸化膜１３ｂを除去し、酸化膜１３ｂより
も狭い開口部を有し、かつｐ+ 領域３ａを覆う酸化膜１
３ｃをｎ型ベース層２、ｐ型ベース層３上に選択的に形
成し、これをマスクとしてイオン注入若しくは拡散を行
って第２のｎ型エミッタ層５を形成する（図５）。
【００５８】酸化膜１３ｃを除去し、酸化膜１３ｃより
も狭い開口部を有し、第２のｎ型エミッタ層５を覆う酸
化膜７ａと、ｐ+ 領域３ａ及びその周辺のｐ領域３ｂの
一部を覆う酸化膜１３ｄをｎ型ベース層２、ｐ型ベース
層３、第２のｎ型エミッタ層５上に選択的に形成する。
酸化膜７ａ上には例えばポリシリコンを材料としてゲー
ト電極８が形成される。
【００５９】これらをマスクとしてイオン注入若しくは
拡散を行って第１のｎ型エミッタ層４を形成する。（図
６）。
【００６０】その後、酸化膜７ａの側壁、ゲート電極８
の側壁及び上面に酸化膜を形成し、ゲート電極８を包埋
するゲート酸化膜７が形成される（図７）。
【００６１】更に、例えばアルミニウム蒸着によってカ
ソード電極１０、アノード電極１２を形成して、単位セ
ル１０１が完成する（図８）。
【００６２】実施例２．図９はこの発明の第２実施例に
かかるＥＳＴの単位セル１０２の断面構造図である。第
２実施例はこの発明の自己消弧型サイリスタの第３の態
様に対応する。
【００６３】単位セル１０２はシリコンを母材とした半
導体基体と、その上下に設けられた電極とからなる。半
導体基体においては、その最下部にｐ型アノード層１が
存在しており、半導体基体の下部表面においてｐ型アノ
ード層１であるアノード面１１が露呈する。ｐ型アノー
ド層１の上面にはｎ型ベース層２が形成されており、ｎ
型ベース層２の上部表面には、ｐ型ベース層３が選択的
に形成されている。このｐ型ベース層３は、その中央部
に存在する比較的不純物濃度の高いｐ+ 領域３ａと、こ
の中央部の周囲に存在してｐ+ 領域３ａを基体の上面で
取り囲むｐ領域３ｂから構成されている。ｐ型アノード
層１とｎ型ベース層２との界面にはｐｎ接合Ｊ1 が生じ
ており、ｎ型ベース層２とｐ型ベース層３との界面には
ｐｎ接合Ｊ2 が生じている。
【００６４】半導体基体は後退面６ｂおよびこれから突
出する突起部を有しており、この突起部は上部表面６
ａ、及び側面６ｃを有している。上部表面６ａはカソー
ド面として機能する。この突起部には、ｐ+ 領域３ａ、
ｐ領域３ｂの一部が存在している。
【００６５】後退面６ｂ、側面６ｃに露呈して第２のｎ
型エミッタ層５が、上部表面６ａ、側面６ｃに露呈して
第１のｎ型エミッタ層４が、それぞれｐ型ベース層３に
おいて選択的に、かつ互いに隔離されて形成されてい
る。
【００６６】第１のｎ型エミッタ層４とｐ型ベース層３
との界面にはｐｎ接合Ｊ3 が生じており、第２のｎ型エ
ミッタ層５とｐ型ベース層３との界面にはｐｎ接合Ｊ4
が生じている。
【００６７】ｐｎ接合Ｊ3 の一方の端部は側面６ｃに露
出しており、他方の端部は上部表面６ａに露出してい
る。ｐｎ接合Ｊ4 の一方の端部は側面６ｃに露出してお
り、他方の端部は後退面６ｂに露出している。
【００６８】このような構造を有する単位セル１０２に
おいては、ｐ型ベース層３のうち突起部の側面６ｃの内
側にある部分がチャネル領域ＣＨ１となり、後退面６ｂ
の下部にある部分がチャネル領域ＣＨ２となる。後退面
６ｂおよび側面６ｃの上にはゲート酸化膜７が形成され
ており、ゲート酸化膜７の中にはゲート電極８が埋設さ
れている。
【００６９】ゲート酸化膜７に包埋されたゲート電極８
は側壁面６ｃに露出する第１のｎ型エミッタ層４の一部
と、チャネル領域ＣＨ１と、第２のｎ型エミッタ層５の
露出面とチャネル領域ＣＨ２と、ｎ型ベース層２の露出
面とに対峙している。このゲート酸化膜７が存在してい
ることによって、上記半導体基体の各部分とゲート電極
８とは電気的に絶縁されている。
【００７０】半導体基体およびゲート酸化膜７の上の全
面にはカソード電極１０が形成されている。このカソー
ド電極１０は突起部の上部表面６ａにおいてｐ型ベース
層３及び第１のｎ型エミッタ層４に接触するため、ｐ型
ベース層３と第１のｎ型エミッタ層４とが電気的に接続
されている。
【００７１】一方、ｐ型アノード層１の下面であるアノ
ード面１１にはアノード電極１２が形成されており、こ
れによってｐ型アノード層１とアノード電極１２とが電
気的に接触している。
【００７２】ＥＳＴペレットにおいては、第１実施例と
同様に、複数個のＥＳＴ単位セル１０２が並列にマトリ
クス状に配列されて一体化されている。各単位セル１０
２のゲート電極８は互いにペレット上で電気的に接続さ
れると共に、外部ゲート電極Ｇと電気的に接続されてい
る。また各単位セル１０２のカソード電極１０は互いに
接続されており、各単位セル１０２のアノード電極１２
は連続的につながっている。
【００７３】このＥＳＴ単位セル１０２におけるターン
オンおよびターンオフの制御原理は、第１実施例のＥＳ
Ｔ単位セル１０１と同一である。すなわち、アノード電
極１２の電位をカソード電極１０よりも高くし、かつゲ
ート電極８の電位をカソード電極１０の電位よりも高く
すると単位セル１０２はターンオフする。また、ゲート
電極８に印加されている電圧を取り除くと単位セル１０
２はターンオフする。
【００７４】第２実施例でも従来の場合と同様、単位セ
ル１０２がｐ型アノード層１、ｎ型ベース層２、ｐ型ベ
ース層３、第２のｎ型エミッタ層５からなる４層構造部
分（主サイリスタ）と、ｐ型アノード層１、ｎ型ベース
層２、ｐ型ベース層３、第１のｎ型エミッタ層４からな
る４層構造部分（寄生サイリスタ）とを有する。しか
し、第１のｎ型エミッタ層４は第２のｎ型エミッタ層５
よりも上方に形成され、ｐｎ接合Ｊ3 がｐｎ接合Ｊ4 よ
りも高い位置に生じるので、寄生サイリスタの一部をな
すｎ型ベース層２、ｐ型ベース層３、第１のｎ型エミッ
タ層４から構成されるトランジスタの電流増幅率は、主
サイリスタの一部をなすｎ型ベース層２、ｐ型ベース層
３、第２のｎ型エミッタ層５から構成されるトランジス
タの電流増幅率よりも小さくなる。このため第１実施例
と同様にして、従来の場合と比較して寄生サイリスタ部
分のラッチングが起きにくくなっている。
【００７５】第２実施例は前述の第１実施例よりさらに
好適な構造を与える。すなわち第１のｎ型エミッタ層４
と第２のエミッタ層５とが厚み方向に重なり合うよう設
けられ、少なくともチャネル領域ＣＨ１が突起部の側面
６ｃの内側に存在するので、半導体基体の上面を有効に
活用でき、単位面積当たりの電流容量を増大させること
が可能となる。
【００７６】更に本実施例においては、図１０に示すよ
うに突起部をゲート酸化膜７より高く形成することが可
能である。よってカソード電極体１４、アノード電極体
１５を単位セル１０２に加圧接触しても、ゲート酸化膜
７に破損を与えない。このような構造とすれば動作時に
発生する熱をカソード電極体１４、アノード電極体１５
を通じて単位セル１０２の上下から効果的に放散させる
ことができる。
【００７７】図９に示された構造の製造方法を図１１乃
至図１６に示す。これはこの発明にかかる自己消弧型サ
イリスタの製造方法の第２の態様に対応する。
【００７８】図２乃至図５と同様の工程により、ｐ型ア
ノード層１、ｎ型ベース層２、ｐ型ベース層３、第２の
ｎ型エミッタ層５を形成する（図１１）。
【００７９】次に全面にエピタキシャル成長によりｐ層
３１を形成し（図１２）、ｐ+ 領域３ａ及びその周囲近
傍のｐ領域３ｂの上方に位置する部分を残して、ｐ領域
３ｂ、ｎ型ベース層２が露呈するまでｐ層３１を選択的
にエッチングする。これにより後退面６ｂが現れる（図
１３）。この後退面６ｂ上にゲート酸化膜７に包埋され
たゲート電極８を形成する（図１４）。
【００８０】イオン注入あるいは拡散を行ってｐ層３１
をｐ+ 領域３ａに同化させ、第１のｎ型エミッタ層４を
形成する（図１５）。
【００８１】その後、図８と同様の工程により、例えば
アルミニウム蒸着によってカソード電極１０、アノード
電極１２を形成して、単位セル１０２が完成する（図１
６）。
【００８２】図１０に示された構造の製造方法を図１７
乃至図２１に示す。これはこの発明にかかる自己消弧型
サイリスタの製造方法の第３の態様に対応する。
【００８３】図１３までの工程と同様にしてｐ型アノー
ド層１、ｎ型ベース層２、ｐ型ベース層３、第２のｎ型
エミッタ層５、ｐ層３１を形成し、後退面６ｂを出現さ
せる（図１７）。
【００８４】この後、図１４に示した工程と同様にし
て、退面６ｂ上にゲート酸化膜７に包埋されたゲート電
極８を形成する。但し、突起部の上部表面６ａは、ゲー
ト酸化膜７の上部表面よりも上方に突出している（図１
８）。
【００８５】図１５乃至図１６に示した工程と同様にし
て、ｐ層３１をｐ+ 領域３ａに同化させ、第１のｎ型エ
ミッタ層４を形成し、カソード電極１０、アノード電極
１２を形成する（図１９）。
【００８６】更にカソード電極１０にカソード電極体１
４を、アノード電極１２にアノード電極体１５をそれぞ
れ加圧接触させる（図２０）。
【００８７】実施例３．図２１はこの発明の第３実施例
にかかるＥＳＴの単位セル１０４の断面構造図である。
第３実施例はこの発明の自己消弧型サイリスタの第２の
態様に対応する。
【００８８】単位セル１０４はシリコンを母材とした半
導体基体と、その上下に設けられた電極とからなる。半
導体基体においては、その最下部にｐ型アノード層１が
存在しており、半導体基体の下部表面においてｐ型アノ
ード層１であるアノード面１１が露呈する。ｐ型アノー
ド層１の上面にはｎ型ベース層２が形成されており、ｎ
型ベース層２の上部表面には、ｐ型ベース層３が選択的
に形成されている。このｐ型ベース層３は、その中央ベ
ースに存在する比較的不純物濃度の高いｐ+ 領域３ａ
と、この中央部の周囲に存在してｐ+ 領域３ａを基体の
上面内で取り囲むｐ領域３ｂから構成されている。半導
体基体の上部表面はカソード面６として機能する。
【００８９】ｐ型アノード層１とｎ型ベース層２との界
面にはｐｎ接合Ｊ1 が生じており、ｎ型ベース層２とｐ
型ベース層３との界面にはｐｎ接合Ｊ2 が生じている。
【００９０】第１のｎ型エミッタ層４及び第２のｎ型エ
ミッタ層５はベース層３の上部に選択的に形成され、第
２のｎ型エミッタ層５は第１のｎ型エミッタ層４を取り
囲むように設けられている。第１のｎ型エミッタ層４の
一部はｐ+ 領域３ａの一部と共にカソード面６を形成す
る。第１のｎ型エミッタ層４とｐ型ベース層３との界面
にはｐｎ接合Ｊ3 が生じており、第２のｎ型エミッタ層
５とｐ型ベース層３との界面にはｐｎ接合Ｊ4 が生じて
いる。第１乃至第２実施例とは異なり、ｐｎ接合Ｊ3 は
必ずしもｐｎ接合Ｊ4 よりも上方に形成されている必要
はない。
【００９１】一方、ｐ型アノード層１の下面はアノード
面１１となっている。第１のｎ型エミッタ層４及びｐ+
領域３ａに対峙して、比較的不純物濃度の高いｎ+ 領域
１６がアノード面１１に露出して、またｎ型ベース層２
までｐ型アノード層１を貫通して形成されている。
【００９２】アノード面１１にはアノード電極１２が形
成されており、これによってｐ型アノード層１およびｎ
+ 領域１６とアノード電極１２とが電気的に接触してい
る。アノード電極１２は更に外部アノード電極Ａと接続
されている。
【００９３】このＥＳＴ単位セル１０４におけるターン
オンおよびターンオフの制御原理は、従来のＥＳＴ単位
セル１００と同一である。すなわち、アノード電極１２
の電位をカソード電極１０よりも高くし、かつゲート電
極８の電位をカソード電極１０の電位よりも高くすると
単位セル１０４はターンオフする。また、ゲート電極８
に印加されている電圧を取り除くと単位セル１０４はタ
ーンオフする。
【００９４】しかし、第３実施例ではｎ+ 領域１６によ
りｎ型ベース層２とアノード電極１２とが短絡されてい
るため、ｐ型アノード層１からｎ型ベース層２へのキャ
リア注入が生じない。
【００９５】このため寄生サイリスタの一部を成すｐ型
アノード層１、ｎ型ベース層２、ｐ型ベース層３から構
成されるトランジスタの電流増幅率が小さくなり、第１
乃至第２実施例と同様に、寄生サイリスタのラッチング
が起きにくくなっている。
【００９６】なお、第１実施例若しくは第２実施例につ
いてｎ+ 領域１６を備える構造を採れば、更にこの発明
の効果は増強される。
【００９７】このようにｎ+ 領域１６を備えた自己消弧
型サイリスタの製造方法を、図２２乃至図２５に示す。
これはこの発明にかかる自己消弧型サイリスタの製造方
法の第５の態様に対応する。
【００９８】図２と同様の工程によってｐ型アノード層
１、ｎ型ベース層２を形成する（図２２）。そして、ｐ
型アノード層１に選択的に酸化膜を形成し（図示しな
い）、イオン注入若しくは拡散を行ってｎ+ 領域１６を
形成する。この後、図３乃至図８に示された工程によっ
て図２１に示された単位セル１０４を得ることができ
る。但し、ｎ+ 領域１６に対峙するように、ｐ+ 領域３
ａ、第１のｎ型エミッタ層４を形成する。
【００９９】第３実施例では、第１のｎ型エミッタ層４
の厚さを第２のｎ型エミッタ層５の厚さよりも小さくす
る必要はない。よって、これらを同一プロセスで形成す
ることもできる。即ち、図２４に示すようにｐ+ 領域３
ａを覆う酸化膜１３ｆと、酸化膜１３ｆを囲む輪状の酸
化膜７ｃと、ｎ型ベース層２及びｐ領域３ｂの周辺部を
覆う酸化膜７ｂを形成する。酸化膜７ｂ，７ｃ上にはゲ
ート電極８を形成する。これら酸化膜７ｂ，７ｃ，１３
ｆ、ゲート電極８、をマスクとしてｐ型ベース層３に不
純物を導入することにより、第１及び第２のｎ型エミッ
タ層４，５を形成することができる。
【０１００】このあと、酸化膜１３ｆを除去し、酸化膜
７ｂ，７ｃの側壁及びゲート電極８の側壁及び上面並び
に第２のｎ型エミッタ層５を覆うように酸化膜を形成
し、ゲート電極８を包埋する酸化膜７を得る（図２
５）。
【０１０１】図２５に示された構造においても、第１及
び第２のｎ型エミッタ層４，５の上方にまたがったゲー
ト電極８と、第２のｎ型エミッタ層５及びｎ型ベース層
２の上方にまたがったゲート電極８とは、単位セル同士
の接続によって同電位にすることができる。
【０１０２】実施例４．本発明にかかる自己消弧サイリ
スタの動作に鑑みると、以上の実施例においてチャネル
領域ＣＨ２の存在は必須的ではない。
【０１０３】図２６は第２実施例についての変形例であ
る単位セル１０５の断面図である。ゲート酸化膜７はｎ
型ベース層２の全てを覆うのではなく、ゲート電極８の
端部８ａを後退面６ｂにおいてｐ型ベース層３と電気的
に接触させる。
【０１０４】チャネル領域ＣＨ２が存在しなくても、ゲ
ート電極８の電位をカソード電極１０の電位より高くす
ることにより、ゲート電極８からカソード電極１０へと
電流が流れ、単位セル１０５をターンオンすることがで
きる。しかもｐ型アノード層１、ｎ型ベース層２、ｐ型
ベース層３、第２のｎ型エミッタ層５からなる主サイリ
スタを即時にラッチングさせることができるため、主電
流が小さな場合でも電力損失を抑えることができるま
た、第２実施例と同様にしてゲート電極８に印加されて
いる電圧が取り除けば、チャネル領域ＣＨ１が遮断され
ることによりターンオフが実現される。そしてｐ型アノ
ード層１、ｎ型ベース層２、ｐ型ベース層３、第１のｎ
型エミッタ層４からなる寄生サイリスタのラッチアップ
は生じにくい。
【０１０５】単位セル１０５の製造方法を図２７乃至図
２９に示す。これはこの発明にかかる自己消弧型サイリ
スタの製造方法の第４の態様に対応する。
【０１０６】図１１乃至図１３において示された工程と
同様にしてｐ型アノード層１、ｎ型ベース層２、ｐ型ベ
ース層３、第２のｎ型エミッタ層５、ｐ層３１を形成
し、後退面６ｂを出現させる但し、チャネル領域ＣＨ２
を形成する必要がないため、ｐ型ベース層３はｎ型ベー
ス層２の上面全面に形成することができる（図２７）。
【０１０７】その後、後退面６ｂにおいてｐ型ベース層
３に接続される端部８ａを有するゲート電極８及び、ゲ
ート電極８を包埋するゲート酸化膜７を形成する（図２
８）。
【０１０８】その後図１５乃至図１６に示された工程と
同様にして、ｐ層３１をｐ+ 領域３ａに同化させ、第１
のｎ型エミッタ層４を形成し、カソード電極１０、アノ
ード電極１２を形成し、単位セル１０５が完成する（図
２９）。
【０１０９】なお、必要があればゲート電極の端部８ａ
をゲート電極８から分離し、適当な抵抗等により両者を
電気的に接続することも可能であり、同様な動作が得ら
れる。
【０１１０】以上に説明した変形は第１及び第３実施例
に対しても適用可能であり、同様な効果が得られること
はいうまでもない。
【０１１１】
【発明の効果】以上に説明したように、この発明にかか
る自己消弧型サイリスタによれば第１乃至第３及び第５
半導体層が構成する寄生サイリスタのラッチングを生じ
にくくすることができるため、より大きな主電流を制御
することが可能で素子の破壊の危険も少ない。
【０１１２】また、この発明にかかる自己消弧型サイリ
スタの製造方法は、この発明にかかる自己消弧型サイリ
スタの製造に好適である。
【図面の簡単な説明】
【図１】この発明の第１実施例の構造を示す平面図及び
断面図である。
【図２】この発明の第１実施例の製造方法を工程順に示
す断面図である。
【図３】この発明の第１実施例の製造方法を工程順に示
す断面図である。
【図４】この発明の第１実施例の製造方法を工程順に示
す断面図である。
【図５】この発明の第１実施例の製造方法を工程順に示
す断面図である。
【図６】この発明の第１実施例の製造方法を工程順に示
す断面図である。
【図７】この発明の第１実施例の製造方法を工程順に示
す断面図である。
【図８】この発明の第１実施例の製造方法を工程順に示
す断面図である。
【図９】この発明の第２実施例を示す平面図及び断面図
である。
【図１０】この発明第２実施例の変形を示す断面図であ
る。
【図１１】この発明の第２実施例の製造方法を工程順に
示す断面図である。
【図１２】この発明の第２実施例の製造方法を工程順に
示す断面図である。
【図１３】この発明の第２実施例の製造方法を工程順に
示す断面図である。
【図１４】この発明の第２実施例の製造方法を工程順に
示す断面図である。
【図１５】この発明の第２実施例の製造方法を工程順に
示す断面図である。
【図１６】この発明の第２実施例の製造方法を工程順に
示す断面図である。
【図１７】この発明の第２実施例の変形の製造方法を工
程順に示す断面図である。
【図１８】この発明の第２実施例の変形の製造方法を工
程順に示す断面図である。
【図１９】この発明の第２実施例の変形の製造方法を工
程順に示す断面図である。
【図２０】この発明の第２実施例の変形の製造方法を工
程順に示す断面図である。
【図２１】この発明の第３実施例を示す平面図及び断面
図である。
【図２２】この発明の第３実施例の製造方法を工程順に
示す断面図である。
【図２３】この発明の第３実施例の製造方法を工程順に
示す断面図である。
【図２４】この発明の第３実施例の変形の製造方法を工
程順に示す断面図である。
【図２５】この発明の第３実施例の変形の製造方法を工
程順に示す断面図である。
【図２６】この発明の第４実施例を示す断面図である。
【図２７】この発明の第４実施例の製造方法を工程順に
示す断面図である。
【図２８】この発明の第４実施例の製造方法を工程順に
示す断面図である。
【図２９】この発明の第４実施例の製造方法を工程順に
示す断面図である。
【図３０】ＩＧＢＴの構造を示す断面図である。
【図３１】従来のＥＳＴの単位セルを示す平面図及び断
面図である。
【符号の説明】
１ ｐ型アノード層 ２ ｎ型ベース層 ３ ｐ型ベース層 ３ａ ｐ+ 領域 ４ 第１のｎ型エミッタ層 ５ 第２のｎ型エミッタ層 ７ ゲート酸化膜 ８ ゲート電極 ８ａ ゲート電極の延長部 １０ カソード電極 １１ アノード面 １２ アノード電極 １６ ｎ+ 領域 １４ 外部カソード電極 １５ 外部アノード電極

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】（ａ）(a-1) 第１導電型の第１半導体層
    と、 (a-2) 前記第１半導体層上に形成された第２導電型の第
    ２半導体層と、 (a-3) 前記第２半導体層の上面の全面において形成され
    た第１導電型の第３半導体層と、 (a-4) 前記第３半導体層の上面において選択的に形成さ
    れた第２導電型の第４半導体層と、 (a-5) 前記第３半導体層の上面において前記第４半導体
    層と離れて、かつ、その底面が前記第４半導体層の底面
    よりも前記第２半導体層に遠く、選択的に形成された第
    ２導電型の第５半導体層と、 を有する基体と、 （ｂ）少なくとも前記第４半導体層から前記第５半導体
    層にまたがって形成された絶縁膜と、 （ｃ）前記絶縁膜中に形成され、前記第３半導体層と対
    峙する制御電極と、 （ｄ）前記第３及び第５半導体層に電気的に接続して形
    成された第１電極と、 （ｅ）前記第１半導体層に電気的に接続して形成された
    第２電極と、を備え、 前記制御電極が前記第３半導体層と電気的に接続され る
    自己消弧型サイリスタ。
  2. 【請求項２】（ａ）(a-1) 比較的低濃度の第１導電型の
    第１半導体層と、 (a-2) 前記第１半導体層上に形成された第２導電型の第
    ２半導体層と、 (a-3) 前記第２半導体層の上面において選択的に形成さ
    れた第１導電型の第３半導体層と、 (a-4) 前記第３半導体層の上面において選択的に形成さ
    れた第２導電型の第４半導体層と、 (a-5) 前記第３半導体層の上面において前記第４半導体
    層と離れて、選択的に形成された第２導電型の第５半導
    体層と、 (a-6) 前記第２及び第３半導体層を介して前記第５半導
    体層と対峙して、前記第１半導体層中に選択的に、か
    つ、前記第２半導体層に達して形成された比較的高濃度
    の第１導電型の第６半導体層と、 を有する基体と、 （ｂ）少なくとも前記第４半導体層から前記第５半導体
    層にまたがって形成された絶縁膜と、 （ｃ）少なくとも前記絶縁膜中に形成され、前記第３半
    導体層と対峙する制御電極と、 （ｄ）前記第３及び第５半導体層に電気的に接続して形
    成された第１電極と、 （ｅ）前記第１及び前記第６半導体層に電気的に接続し
    て形成された第２電極と、 を備える自己消弧型サイリスタ。
  3. 【請求項３】（ａ）(a-1) 第１導電型の第１半導体層
    と、 (a-2) 前記第１半導体層上に形成され、後退面及び前記
    後退面から突出する突起部が上面にある第２導電型の第
    ２半導体層と、 (a-3) 前記第２半導体層において、少なくとも前記突起
    部に形成された第１導電型の第３半導体層と、 (a-4) 前記第３半導体層において、前記突起部の側壁に
    露出するように選択的に形成された第２導電型の第４半
    導体層と、 (a-5) 前記第３半導体層において、前記第４半導体層と
    離れて、かつ、その底面が前記第４半導体層の底面より
    も前記第２半導体層に遠く、前記突起部の側壁に露出す
    るように選択的に形成された第２導電型の第５半導体層
    と、 を有する基体と、 （ｂ）少なくとも前記第４半導体層から前記第５半導体
    層にまたがって形成された絶縁膜と、 （ｃ）前記絶縁膜中に形成され、少なくとも前記突起部
    の側壁において前記第３半導体層と対峙する制御電極
    と、 （ｄ）前記第３及び第５半導体層に電気的に接続して形
    成された第１電極と、 （ｅ）前記第１半導体層に電気的に接続して形成された
    第２電極と、 を備える自己消弧型サイリスタ。
  4. 【請求項４】（ａ）第１導電型の第１半導体層上に第２
    導電型の第２半導体層を形成する工程と、 （ｂ）前記第２半導体層の上面において第１導電型の第
    ３半導体層を少なくとも選択的に形成する工程と、 （ｃ）前記第３半導体層の上面において第２導電型の第
    ４半導体層を選択的に形成する工程と、 （ｄ）前記第３半導体層を選択的に増厚し、前記第４半
    導体層の一部をその側面に含む突起部を形成する工程
    と、 （ｅ）前記第３半導体層の上面において前記第４半導体
    層と離れて、かつ、前記第４半導体層の底面よりも前記
    第２半導体層に遠い底面を有する第２導電型の第５半導
    体層を選択的に形成する工程と、 （ｆ）前記第３半導体層と対峙する制御電極を包埋し、
    少なくとも前記第４半導体層から前記第５半導体層にま
    たがる絶縁膜を形成する工程と、 （ｇ）第１電極を前記第３及び第５半導体層に電気的に
    接続して形成する工程と、 （ｈ）第２電極を前記第１半導体層に電気的に接続して
    形成する工程と、 を備える自己消弧型サイリスタの製造方法。
  5. 【請求項５】前記突起部の厚さを、前記絶縁膜の厚さよ
    りも厚く形成する請求項４記載の自己消弧型サイリスタ
    の製造方法。
  6. 【請求項６】（ａ）第１導電型の第１半導体層上に第２
    導電型の第２半導体層を形成する工程と、 （ｂ）前記第２半導体層の上面の全面において第１導電
    型の第３半導体層を形成する工程と、 （ｃ）前記第３半導体層の上面において第２導電型の第
    ４半導体層を選択的に 形成する工程と、 （ｄ）前記第３半導体層の上面において前記第４半導体
    層と離れて、かつ、前記第４半導体層の底面よりも前記
    第２半導体層に遠い底面を有する第２導電型の第５半導
    体層を選択的に形成する工程と、 （ｅ）前記第３半導体層と対峙する制御電極を包埋し、
    少なくとも前記第４半導体層から前記第５半導体層にま
    たがる絶縁膜を形成する工程と、 （ｆ）第１電極を前記第３及び第５半導体層に電気的に
    接続して形成する工程と、 （ｇ）第２電極を前記第１半導体層に電気的に接続して
    形成する工程と、 を備え、 前記工程（ｅ）において前記制御電極が前記第３半導体
    層と電気的に接続されて形成される自己消弧型サイリス
    タの製造方法。
  7. 【請求項７】（ａ）第１導電型の第１半導体層上に比較
    的低濃度の第２導電型の第２半導体層を形成する工程
    と、 （ｂ）前記第１半導体層の底面から前記第２半導体層へ
    と貫通する比較的高濃度の第２導電型の第３半導体層を
    形成する工程と、 （ｃ）前記第２半導体層の上面において第１導電型の第
    ４半導体層を選択的に形成する工程と、 （ｄ）前記第４半導体層の上面において第２導電型の第
    ５半導体層を選択的に形成する工程と、 （ｅ）前記第４半導体層の上面において前記第５半導体
    層と離れて、かつ、前記第３半導体層に対峙する第２導
    電型の第６半導体層を選択的に形成する工程と、 （ｆ）前記第４半導体層と対峙する制御電極を包埋し、
    少なくとも前記第５半導体層から前記第６半導体層にま
    たがる絶縁膜を形成する工程と、 （ｇ）第１電極を前記第４及び第６半導体層に電気的に
    接続して形成する工程と、 （ｈ）第２電極を前記第１及び第３半導体層に電気的に
    接続して形成する工程 と、 を備える自己消弧型サイリスタの製造方法。
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