JP2903749B2 - 伝導度変調型ｍｉｓｆｅｔを備えた半導体装置 - Google Patents
伝導度変調型ｍｉｓｆｅｔを備えた半導体装置Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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Description
【０００１】
【産業上の利用分野】本発明は、シリアルデータ転送用
のラインドライバの出力素子、或いは多電源を駆動する
スイッチ素子として用いられる伝導度変調型ＭＩＳＦＥ
Ｔ（ＩＧＢＴ）を備えた半導体装置に関し、特に、ソー
スとコレクタ間の電圧が順方向、及び逆方向の双方向に
対して阻止耐圧の高いＩＧＢＴを備えた半導体装置に関
するものである。
のラインドライバの出力素子、或いは多電源を駆動する
スイッチ素子として用いられる伝導度変調型ＭＩＳＦＥ
Ｔ（ＩＧＢＴ）を備えた半導体装置に関し、特に、ソー
スとコレクタ間の電圧が順方向、及び逆方向の双方向に
対して阻止耐圧の高いＩＧＢＴを備えた半導体装置に関
するものである。
【０００２】
【従来の技術】従来の順方向および、逆方向の双方向に
対し阻止耐圧の高い伝導度変調型ＭＩＳＦＥＴ（ＩＧＢ
Ｔ）を備えた半導体装置としては、図９に示すように、
ｐ型基板１０１の上にエピタキシャル成長によりｎ- 型
の伝導度変調層１０３が形成されているものがある。こ
の半導体装置においては、ｐ型基板１０１上にｎ型の埋
め込み層が形成されており、この上にエピタキシャル成
長によりｎ- 型の伝導度変調層１０３が形成されてい
る。そして、ＩＧＢＴを構成する領域は、ｐ型のアイソ
レーション１０４により、島状に周囲から分離されてい
る。この領域の伝導度変調層１０３の表面には、ｐ型の
ベース層１０６とｎ+ 型のソース層１０７が２重拡散で
形成されている。これらの表面にゲート酸化膜１０８が
積層され、その上にゲート電極１０９が設置されて、電
極１０９によって駆動されるＭＩＳ部（ＤＭＯＳ）部が
構成されている。
対し阻止耐圧の高い伝導度変調型ＭＩＳＦＥＴ（ＩＧＢ
Ｔ）を備えた半導体装置としては、図９に示すように、
ｐ型基板１０１の上にエピタキシャル成長によりｎ- 型
の伝導度変調層１０３が形成されているものがある。こ
の半導体装置においては、ｐ型基板１０１上にｎ型の埋
め込み層が形成されており、この上にエピタキシャル成
長によりｎ- 型の伝導度変調層１０３が形成されてい
る。そして、ＩＧＢＴを構成する領域は、ｐ型のアイソ
レーション１０４により、島状に周囲から分離されてい
る。この領域の伝導度変調層１０３の表面には、ｐ型の
ベース層１０６とｎ+ 型のソース層１０７が２重拡散で
形成されている。これらの表面にゲート酸化膜１０８が
積層され、その上にゲート電極１０９が設置されて、電
極１０９によって駆動されるＭＩＳ部（ＤＭＯＳ）部が
構成されている。
【０００３】一方、伝導度変調層１０３の表面で、上記
ＤＭＯＳ部と対峙する位置に、ｐ型の深いコレクタ層１
１０、およびｐ+ 型のコレクタ層１１１が形成されてい
る。
ＤＭＯＳ部と対峙する位置に、ｐ型の深いコレクタ層１
１０、およびｐ+ 型のコレクタ層１１１が形成されてい
る。
【０００４】そして、これらのコレクタ層を囲むよう
に、ｎ+ 型のドレインウォール１０５が形成されてい
る。このドレインウォール１０５は、伝導度変調層１０
３の表面から、埋め込み層１０２に達するように形成さ
れており、コレクタ層１１０および１１１は、このドレ
インウォール１０５を経てＤＭＯＳ部１２０、或いはア
イソレーション１０４と、伝導度変調層１０３により連
結されている。
に、ｎ+ 型のドレインウォール１０５が形成されてい
る。このドレインウォール１０５は、伝導度変調層１０
３の表面から、埋め込み層１０２に達するように形成さ
れており、コレクタ層１１０および１１１は、このドレ
インウォール１０５を経てＤＭＯＳ部１２０、或いはア
イソレーション１０４と、伝導度変調層１０３により連
結されている。
【０００５】上記ＤＭＯＳ部１２０のベース層１０６
と、ソース層１０７にはソース電極１２１が接続されて
いる。また、アイソレーション１０４にもソース電極１
２２が接続されており、それぞれの電極には、ソース電
位Ｓが印加される。一方、コレクタ層１１１にはコレク
タ電極１３１が設置されており、コレクタ電位Ｃが印加
される。
と、ソース層１０７にはソース電極１２１が接続されて
いる。また、アイソレーション１０４にもソース電極１
２２が接続されており、それぞれの電極には、ソース電
位Ｓが印加される。一方、コレクタ層１１１にはコレク
タ電極１３１が設置されており、コレクタ電位Ｃが印加
される。
【０００６】この様なＩＧＢＴの機能は、図１１に示す
ような等価回路を基に説明できる。
ような等価回路を基に説明できる。
【０００７】先ず、ゲート電極１０９のゲート電位Ｇ
が、ソース電位Ｓに対し正のバイアスを印加されると、
ゲート電極１０９下のｐ型のベース層１０６の表面は反
転されて、ＤＭＯＳ部１２０に形成されているＭＯＳＦ
ＥＴ６０４はオン状態となる。このため伝導度変調層１
０３の電位はソース電位Ｓとほぼ等しくなる。コレクタ
電位Ｃは、ソース電位Ｓより高い順方向の電位となって
おり、このコレクタ電位Ｃの印加されているコレクタ層
１１１および１１０からは、正孔が注入される。このた
め、コレクタ層１１０、伝導度変調層１０３、およびベ
ース層１０６で構成されるＰＮＰトランジスタ６０３、
およびコレクタ層１１０、伝導度変調層１０３、および
アイソレーション１０４で構成されるＰＮＰトランジス
タ６０６がオン状態となる。従って、コレクタ電極１３
１からソース電極１２１または１２２へは、ＭＯＳＦＥ
Ｔ６０４、ＰＮＰトランジスタ６０３、およびＰＮＰト
ランジスタ６０６を通る３つの経路により、電流が流れ
る。
が、ソース電位Ｓに対し正のバイアスを印加されると、
ゲート電極１０９下のｐ型のベース層１０６の表面は反
転されて、ＤＭＯＳ部１２０に形成されているＭＯＳＦ
ＥＴ６０４はオン状態となる。このため伝導度変調層１
０３の電位はソース電位Ｓとほぼ等しくなる。コレクタ
電位Ｃは、ソース電位Ｓより高い順方向の電位となって
おり、このコレクタ電位Ｃの印加されているコレクタ層
１１１および１１０からは、正孔が注入される。このた
め、コレクタ層１１０、伝導度変調層１０３、およびベ
ース層１０６で構成されるＰＮＰトランジスタ６０３、
およびコレクタ層１１０、伝導度変調層１０３、および
アイソレーション１０４で構成されるＰＮＰトランジス
タ６０６がオン状態となる。従って、コレクタ電極１３
１からソース電極１２１または１２２へは、ＭＯＳＦＥ
Ｔ６０４、ＰＮＰトランジスタ６０３、およびＰＮＰト
ランジスタ６０６を通る３つの経路により、電流が流れ
る。
【０００８】このＩＧＢＴは、ソース電位Ｓとゲート電
位Ｇが同一電位で、ソース電位Ｓとゲート電位Ｇに対
し、コレクタ電位Ｃが正にバイアスされ印加されている
ときに、順方向の阻止状態となる。この状態では、ｐ型
のベース層１０６とｎ- 型の伝導度変調層１０３とのｐ
ｎ接合から空乏層１４１が伸び、また、ｐ型のアイソレ
ーション１０４とｎ- 型の伝導度変調層１０３とのｐｎ
接合から空乏層１４０が伸びる。
位Ｇが同一電位で、ソース電位Ｓとゲート電位Ｇに対
し、コレクタ電位Ｃが正にバイアスされ印加されている
ときに、順方向の阻止状態となる。この状態では、ｐ型
のベース層１０６とｎ- 型の伝導度変調層１０３とのｐ
ｎ接合から空乏層１４１が伸び、また、ｐ型のアイソレ
ーション１０４とｎ- 型の伝導度変調層１０３とのｐｎ
接合から空乏層１４０が伸びる。
【０００９】一方、ソース電位とゲート電位に対し、コ
レクタ電位が負にバイアスされ印加されているときは、
逆方向の阻止状態となる。この状態では、ｐ型のコレク
タ層とｎ- 型の伝導度変調層１０３とのｐｎ接合から空
乏層１５０が伸びる。
レクタ電位が負にバイアスされ印加されているときは、
逆方向の阻止状態となる。この状態では、ｐ型のコレク
タ層とｎ- 型の伝導度変調層１０３とのｐｎ接合から空
乏層１５０が伸びる。
【００１０】この様に、図９に示すＩＧＢＴを備えた半
導体装置は、順方向および逆方向の双方向阻止状態が実
現できるＩＧＢＴを備えた半導体装置である。
導体装置は、順方向および逆方向の双方向阻止状態が実
現できるＩＧＢＴを備えた半導体装置である。
【００１１】
【発明が解決しようとする課題】上記のような双方向阻
止の可能なＩＧＢＴを構成する際は、寄生サイリスタの
ラッチアップ防止、阻止状態におけるパンチスルー防
止、伝導度変調層の表面の反転によるチャンネルの防
止、およびコレクタ層の層端におけるなだれ効果の防止
などを検討する必要がある。
止の可能なＩＧＢＴを構成する際は、寄生サイリスタの
ラッチアップ防止、阻止状態におけるパンチスルー防
止、伝導度変調層の表面の反転によるチャンネルの防
止、およびコレクタ層の層端におけるなだれ効果の防止
などを検討する必要がある。
【００１２】図９および図１１に示すＩＧＢＴにおいて
は、ＰＮＰトランジスタ６０３の電流増幅率ｈFEが高す
ぎると、ｐ型のベース層１０６の抵抗成分６０１に電流
が流れ、ｎ+ 型のソース層１０７と、ｐ型のベース層１
０６およびｎ- 型の伝導度変調層１０３からなるＮＰＮ
トランジスタ６０２がオン状態となる。このため、この
ＩＧＢＴは、ラッチアップ状態となり、ゲート制御が不
可能となる。このような状態を防止するために、ＰＮＰ
トランジスタ６０３の電流増幅率ｈFEは、ｎ型のドレイ
ンウォール１０５により制御されている。
は、ＰＮＰトランジスタ６０３の電流増幅率ｈFEが高す
ぎると、ｐ型のベース層１０６の抵抗成分６０１に電流
が流れ、ｎ+ 型のソース層１０７と、ｐ型のベース層１
０６およびｎ- 型の伝導度変調層１０３からなるＮＰＮ
トランジスタ６０２がオン状態となる。このため、この
ＩＧＢＴは、ラッチアップ状態となり、ゲート制御が不
可能となる。このような状態を防止するために、ＰＮＰ
トランジスタ６０３の電流増幅率ｈFEは、ｎ型のドレイ
ンウォール１０５により制御されている。
【００１３】また、ｐ型のベース層１０６とコレクタ層
１１０間、およびｐ型のアイソレーション１０４とコレ
クタ層１１０間には、ｎ型の深いドレインウォール１０
５が設置されコレクタ層１１０を取り囲んでいる。従っ
て、ｎ- 型の伝導度変調層１０３に広がる空乏層１４
０、１４１、および１５０はドレインウォール１０５で
広がりが制限され、この空乏層に起因するパンチスルー
は防止されている。
１１０間、およびｐ型のアイソレーション１０４とコレ
クタ層１１０間には、ｎ型の深いドレインウォール１０
５が設置されコレクタ層１１０を取り囲んでいる。従っ
て、ｎ- 型の伝導度変調層１０３に広がる空乏層１４
０、１４１、および１５０はドレインウォール１０５で
広がりが制限され、この空乏層に起因するパンチスルー
は防止されている。
【００１４】ｎ- 型の伝導度変調層１０３の表面は微弱
な電位差により、反転してチャンネルが形成されやす
い。このチャンネルにより、ｐ型のベース層１０６とコ
レクタ層１１０、およびｐ型のアイソレーション１０４
とコレクタ層１１０が短絡されてしまい、ＩＧＢＴの耐
圧能力が低下する。上記チャンネルの形成は、ｎ+ 型の
ドレインウォール１０５をアイソレーション１０４とコ
レクタ層１１０に設置することにより、防止されてい
る。
な電位差により、反転してチャンネルが形成されやす
い。このチャンネルにより、ｐ型のベース層１０６とコ
レクタ層１１０、およびｐ型のアイソレーション１０４
とコレクタ層１１０が短絡されてしまい、ＩＧＢＴの耐
圧能力が低下する。上記チャンネルの形成は、ｎ+ 型の
ドレインウォール１０５をアイソレーション１０４とコ
レクタ層１１０に設置することにより、防止されてい
る。
【００１５】また、コレクタ電位Ｃが負にバイアスされ
ている、逆方向の阻止状態においては、コレクタ層１１
１の層端部が高電界となり、なだれ効果が起こり易い。
このため、ＩＧＢＴの耐圧能力が低下する。このような
高電界を防止するため、ｐ型の深いコレクタ層１１０が
形成され、端部の曲率は大きく形成されている。
ている、逆方向の阻止状態においては、コレクタ層１１
１の層端部が高電界となり、なだれ効果が起こり易い。
このため、ＩＧＢＴの耐圧能力が低下する。このような
高電界を防止するため、ｐ型の深いコレクタ層１１０が
形成され、端部の曲率は大きく形成されている。
【００１６】しかしながら、上記のようなＩＧＢＴにお
いては、ｎ+ 型のドレインウォールが設置されているた
め、電流増幅率ｈFEを増加させることができない。従っ
て、ＩＧＢＴの電流容量の増加を図ることが困難であ
る。一方、このｎ型のドレインウォールを設置しない場
合は、上述したように、ラッチアップ、パンチスルー、
および表面チャンネルの防止ができず、耐圧能力が著し
く低下してしまう。
いては、ｎ+ 型のドレインウォールが設置されているた
め、電流増幅率ｈFEを増加させることができない。従っ
て、ＩＧＢＴの電流容量の増加を図ることが困難であ
る。一方、このｎ型のドレインウォールを設置しない場
合は、上述したように、ラッチアップ、パンチスルー、
および表面チャンネルの防止ができず、耐圧能力が著し
く低下してしまう。
【００１７】また、逆方向阻止状態のなだれ効果を防止
するため、ｐ型の深いコレクタ層が形成されている。こ
のため、ｐ型のコレクタ層とｎ- 型の伝導度変調層との
接合状態は傾斜接合状態となっており、不純物の濃度勾
配が連続的に変化している。
するため、ｐ型の深いコレクタ層が形成されている。こ
のため、ｐ型のコレクタ層とｎ- 型の伝導度変調層との
接合状態は傾斜接合状態となっており、不純物の濃度勾
配が連続的に変化している。
【００１８】従って、ｐ型のコレクタ層からｎ- 型の伝
導度変調層への正孔の注入効率が低く、伝導度変調層の
伝導度の向上が困難である。また、このＩＧＢＴの電流
容量の増加を図ることも困難である。
導度変調層への正孔の注入効率が低く、伝導度変調層の
伝導度の向上が困難である。また、このＩＧＢＴの電流
容量の増加を図ることも困難である。
【００１９】本発明の課題は、上記の問題点に鑑みて、
耐圧能力の要求される阻止状態においてはドレインウォ
ール、あるいは深いコレクタ層と同等の機能を果たし、
かつ、通電状態においては伝導変調層の伝導能力を向上
させることができる防御手段をＩＧＢＴに適用し、阻止
状態の耐圧能力を維持しつつ、大きい電流容量を有する
ＩＧＢＴを提供することにある。
耐圧能力の要求される阻止状態においてはドレインウォ
ール、あるいは深いコレクタ層と同等の機能を果たし、
かつ、通電状態においては伝導変調層の伝導能力を向上
させることができる防御手段をＩＧＢＴに適用し、阻止
状態の耐圧能力を維持しつつ、大きい電流容量を有する
ＩＧＢＴを提供することにある。
【００２０】
【課題を解決するための手段】上記課題を解決するため
に、本発明においては、第１導電型のアイソレーション
部で島状に分離された第２導電型の伝導度変調層と、こ
の伝導度変調層の表面に形成された第１導電型のベース
領域層と第２導電型のソース領域層を有するＭＩＳ部
と、このＭＩＳ部と対峙する伝導度変調層の表面に形成
された第１導電型のコレクタ領域層を有するコレクタ部
とを備え、アイソレーション部、ベース領域層およびソ
ース領域層にソース電位が印加され、また、コレクタ領
域層にはコレクタ電位が印加され、さらにＭＩＳ部と、
コレクタ部との間に、高濃度の第２導電型のドレインウ
ォール部が形成されている双方向阻止可能な伝導度変調
型ＭＩＳＦＥＴを備えた半導体装置において、このコレ
クタ部の周囲に、上記伝導度変調層の表面部の電位を上
記ドレインウォール部の電位とほぼ同等に保持するチャ
ンネルストップ手段を形成するようにしている。
に、本発明においては、第１導電型のアイソレーション
部で島状に分離された第２導電型の伝導度変調層と、こ
の伝導度変調層の表面に形成された第１導電型のベース
領域層と第２導電型のソース領域層を有するＭＩＳ部
と、このＭＩＳ部と対峙する伝導度変調層の表面に形成
された第１導電型のコレクタ領域層を有するコレクタ部
とを備え、アイソレーション部、ベース領域層およびソ
ース領域層にソース電位が印加され、また、コレクタ領
域層にはコレクタ電位が印加され、さらにＭＩＳ部と、
コレクタ部との間に、高濃度の第２導電型のドレインウ
ォール部が形成されている双方向阻止可能な伝導度変調
型ＭＩＳＦＥＴを備えた半導体装置において、このコレ
クタ部の周囲に、上記伝導度変調層の表面部の電位を上
記ドレインウォール部の電位とほぼ同等に保持するチャ
ンネルストップ手段を形成するようにしている。
【００２１】また、ＭＩＳ部と、コレクタ部とを備えた
双方向阻止可能な伝導度変調型ＭＩＳＦＥＴを備えた半
導体装置において、コレクタ領域層を浅い高濃度の第１
導電型にて形成する。そして、この層端部の周辺部に、
コレクタ領域層の層端の電界勾配を緩和する電界緩和手
段を形成するようにしている。
双方向阻止可能な伝導度変調型ＭＩＳＦＥＴを備えた半
導体装置において、コレクタ領域層を浅い高濃度の第１
導電型にて形成する。そして、この層端部の周辺部に、
コレクタ領域層の層端の電界勾配を緩和する電界緩和手
段を形成するようにしている。
【００２２】また、ドレインウォール部を備え、コレク
タ部の周囲の伝導度表面の電位を、このドレインウォー
ル部の電位と略同様に保持するチャンネルストップ手段
が形成されている双方向阻止可能な伝導度変調型ＭＩＳ
ＦＥＴを備えた半導体装置に、上記と同様にコレクタ領
域層を浅い高濃度の第１導電型にて形成し、この層端部
の周辺部に、コレクタ領域層の層端の電界勾配を緩和す
る電界緩和手段を形成することが望ましい。
タ部の周囲の伝導度表面の電位を、このドレインウォー
ル部の電位と略同様に保持するチャンネルストップ手段
が形成されている双方向阻止可能な伝導度変調型ＭＩＳ
ＦＥＴを備えた半導体装置に、上記と同様にコレクタ領
域層を浅い高濃度の第１導電型にて形成し、この層端部
の周辺部に、コレクタ領域層の層端の電界勾配を緩和す
る電界緩和手段を形成することが望ましい。
【００２３】そして、上記チャンネルストップ手段とし
て、伝導度変調層の表面の層間絶縁膜上にチャンネルス
トップ電極を形成し、この電極をドレインウォール部と
接続することが有効である。また、上記チャンネルスト
ップ手段として、伝導度変調層の表面に第２導電型のチ
ャンネルストップ用拡散層を形成し、この拡散層をドレ
インウォール部と接続することも有効である。
て、伝導度変調層の表面の層間絶縁膜上にチャンネルス
トップ電極を形成し、この電極をドレインウォール部と
接続することが有効である。また、上記チャンネルスト
ップ手段として、伝導度変調層の表面に第２導電型のチ
ャンネルストップ用拡散層を形成し、この拡散層をドレ
インウォール部と接続することも有効である。
【００２４】一方、上記電界緩和手段として、コレクタ
領域層の層端に沿って第１導電型の深いガードリング層
を形成することが有効である。また、上記電界緩和手段
として、伝導度変調層上の層間絶縁膜上でコレクタ領域
層の層端部の周囲にフィールド電極を設置し、このフィ
ールド電極の電位を、前記コレクタ電極と同電位に保つ
ことも有効である。さらに、第１導電型の深いガードリ
ング層と、フィールド電極の両手段を併設することが望
ましい。
領域層の層端に沿って第１導電型の深いガードリング層
を形成することが有効である。また、上記電界緩和手段
として、伝導度変調層上の層間絶縁膜上でコレクタ領域
層の層端部の周囲にフィールド電極を設置し、このフィ
ールド電極の電位を、前記コレクタ電極と同電位に保つ
ことも有効である。さらに、第１導電型の深いガードリ
ング層と、フィールド電極の両手段を併設することが望
ましい。
【００２５】
【作用】上記のような双方向阻止可能な伝導度変調型Ｍ
ＩＳＦＥＴを備えた半導体装置においては、コレクタ領
域とＭＩＳ部の間のパンチスルー、および伝導度変調層
の表面チャンネルは、この間に形成されているドレイン
ウォール部により防止される。そして、第１導電型のコ
レクタ領域層と、第２導電型の伝導度変調層、および第
１導電型のベース領域層により構成されるトランジスタ
の電流増幅率は、上記ドレインウォール部により制御可
能である。このため、第２導電型のソース領域層と、第
１導電型のコレクタ領域層、および第２導電型の伝導度
変調層で構成されるトランジスタを閉状態に保つことが
でき、この半導体装置のラッチアップ現象は防止され
る。
ＩＳＦＥＴを備えた半導体装置においては、コレクタ領
域とＭＩＳ部の間のパンチスルー、および伝導度変調層
の表面チャンネルは、この間に形成されているドレイン
ウォール部により防止される。そして、第１導電型のコ
レクタ領域層と、第２導電型の伝導度変調層、および第
１導電型のベース領域層により構成されるトランジスタ
の電流増幅率は、上記ドレインウォール部により制御可
能である。このため、第２導電型のソース領域層と、第
１導電型のコレクタ領域層、および第２導電型の伝導度
変調層で構成されるトランジスタを閉状態に保つことが
でき、この半導体装置のラッチアップ現象は防止され
る。
【００２６】一方、コレクタ部とアイソレーション部の
間の伝導度変調層の表面には、上記ドレインウォール部
の電位を伝達するチャンネルストップ手段が形成されて
いる。この半導体装置が順方向阻止状態にある時は、コ
レクタ電位がソース電位に対し正にバイアスされてい
る。そして、空乏層は、ベース領域層と、伝導度変調層
との接合部から伸びており、ドレインウォール部の電位
は、ほぼコレクタ電位に等しい。一方、この半導体装置
が逆方向阻止状態にある時は、コレクタ電位がソース電
位に対し負にバイアスされており、空乏層は、コレクタ
領域層と、伝導度変調層との接合部から伸びている。こ
のため、ドレインウォール部の電位はほぼソース電位に
等しい。このように、阻止状態においては、ドレインウ
ォール部の電位は、ほぼ正の最高電位となっている。そ
して、コレクタ部とアイソレーション部の間の伝導度変
調層の表面に、このドレインウォール部のほぼ同等の電
位が印加されている場合は、アイソレーション部、ある
いはコレクタ部からの空乏層の伸びが、この印加されて
いる電位に制限される。すなわち、コレクタ部とアイソ
レーション部間には、ドレインウォール部が形成されて
いないが、コレクタ部とＭＩＳ部間に形成されているド
レインウォール部の電位と略同等に保持されることで、
コレクタ部とアイソレーション部間の空乏層の状態は、
ほぼドレインウォール部の形成されているコレクタ部と
ＭＩＳ部間と同様に抑制される。従って、コレクタ部と
アイソレーション部間のパンチスルーの防止が可能とな
る。
間の伝導度変調層の表面には、上記ドレインウォール部
の電位を伝達するチャンネルストップ手段が形成されて
いる。この半導体装置が順方向阻止状態にある時は、コ
レクタ電位がソース電位に対し正にバイアスされてい
る。そして、空乏層は、ベース領域層と、伝導度変調層
との接合部から伸びており、ドレインウォール部の電位
は、ほぼコレクタ電位に等しい。一方、この半導体装置
が逆方向阻止状態にある時は、コレクタ電位がソース電
位に対し負にバイアスされており、空乏層は、コレクタ
領域層と、伝導度変調層との接合部から伸びている。こ
のため、ドレインウォール部の電位はほぼソース電位に
等しい。このように、阻止状態においては、ドレインウ
ォール部の電位は、ほぼ正の最高電位となっている。そ
して、コレクタ部とアイソレーション部の間の伝導度変
調層の表面に、このドレインウォール部のほぼ同等の電
位が印加されている場合は、アイソレーション部、ある
いはコレクタ部からの空乏層の伸びが、この印加されて
いる電位に制限される。すなわち、コレクタ部とアイソ
レーション部間には、ドレインウォール部が形成されて
いないが、コレクタ部とＭＩＳ部間に形成されているド
レインウォール部の電位と略同等に保持されることで、
コレクタ部とアイソレーション部間の空乏層の状態は、
ほぼドレインウォール部の形成されているコレクタ部と
ＭＩＳ部間と同様に抑制される。従って、コレクタ部と
アイソレーション部間のパンチスルーの防止が可能とな
る。
【００２７】さらに、上記のように、コレクタ部とアイ
ソレーション部間の伝導度変調層の表面部には正の最高
電位に保持されている。このため、伝導度変調層表面の
正孔濃度の増加は阻止される。従って、この表面が反転
してチャンネルを形成することはなく、コレクタ部とア
イソレーション部の短絡は防止される。伝導度変調層の
表面に形成されている層間絶縁層上に、チャンネルスト
ップ電極を設置し、この電極をドレインウォール部と接
続することにより、チャンネルストップ電極の設置され
ている伝導度変調層の表面部の電位を、ドレインウォー
ル部の電位と略同等に保持することができる。また、ド
レインウォール部と接続されている第２導電型のチャン
ネルストップ用拡散層を、伝導度変調層の表面部に形成
する場合も、このチャンネルストップ用拡散層によって
伝導度変調層の表面部の電位をドレインウォール部の電
位とほぼ同等に保持できる。
ソレーション部間の伝導度変調層の表面部には正の最高
電位に保持されている。このため、伝導度変調層表面の
正孔濃度の増加は阻止される。従って、この表面が反転
してチャンネルを形成することはなく、コレクタ部とア
イソレーション部の短絡は防止される。伝導度変調層の
表面に形成されている層間絶縁層上に、チャンネルスト
ップ電極を設置し、この電極をドレインウォール部と接
続することにより、チャンネルストップ電極の設置され
ている伝導度変調層の表面部の電位を、ドレインウォー
ル部の電位と略同等に保持することができる。また、ド
レインウォール部と接続されている第２導電型のチャン
ネルストップ用拡散層を、伝導度変調層の表面部に形成
する場合も、このチャンネルストップ用拡散層によって
伝導度変調層の表面部の電位をドレインウォール部の電
位とほぼ同等に保持できる。
【００２８】このように、コレクタ部とアイソレーショ
ン部の間に、第２導電型のドレインウォール部の形成せ
ずとも、この間の阻止耐圧は維持可能である。そして、
この間は伝導度変調層のみにより形成でき、コレクタ部
と、伝導度変調層およびドレインウォール部で構成され
るトランジスタの電流増幅率を増加することが可能とな
る。このため、この半導体装置の電流容量の増加が可能
となる。
ン部の間に、第２導電型のドレインウォール部の形成せ
ずとも、この間の阻止耐圧は維持可能である。そして、
この間は伝導度変調層のみにより形成でき、コレクタ部
と、伝導度変調層およびドレインウォール部で構成され
るトランジスタの電流増幅率を増加することが可能とな
る。このため、この半導体装置の電流容量の増加が可能
となる。
【００２９】また、コレクタ層を高濃度の第１導電型の
薄い層として、その層端部分の周囲のみに電界緩和手段
が形成されている場合は、第１導電型のコレクタ領域層
と、第２導電型の伝導度変調層との境界面を高濃度の状
態で形成できる。このため、この境界面において、コレ
クタ領域層と、伝導度変調層とは階段接合の状態とな
り、正孔の注入効率の向上が図られる。従って、伝導度
変調層の伝導度が増加し、電流容量を増加することが可
能となる。
薄い層として、その層端部分の周囲のみに電界緩和手段
が形成されている場合は、第１導電型のコレクタ領域層
と、第２導電型の伝導度変調層との境界面を高濃度の状
態で形成できる。このため、この境界面において、コレ
クタ領域層と、伝導度変調層とは階段接合の状態とな
り、正孔の注入効率の向上が図られる。従って、伝導度
変調層の伝導度が増加し、電流容量を増加することが可
能となる。
【００３０】一方、阻止状態においては、コレクタ領域
層の端部の高電界は、電界緩和手段で緩和され、この部
分が降服電圧をこえ、なだれ効果が起きることは防がれ
る。
層の端部の高電界は、電界緩和手段で緩和され、この部
分が降服電圧をこえ、なだれ効果が起きることは防がれ
る。
【００３１】この電界緩和手段としては、コレクタ領域
層の層端に第１導電型の深い拡散によるガードリング層
を採用できる。この場合は、コレクタ領域層の層端の曲
率が大きくなり、この曲率の大きな面に沿って、電界の
分布が広がり、端部に集中することが避けられる。ま
た、コレクタ領域層の周囲にフィールド電極が設置され
た場合は、このフィールド電極下に、層端部の空乏領域
が広がり、これに沿って電界の分布も広がり、端部への
集中が避けられる。上記のガードリング層と、フィール
ド電極とを同時に電界緩和手段として使用することも可
能である。
層の層端に第１導電型の深い拡散によるガードリング層
を採用できる。この場合は、コレクタ領域層の層端の曲
率が大きくなり、この曲率の大きな面に沿って、電界の
分布が広がり、端部に集中することが避けられる。ま
た、コレクタ領域層の周囲にフィールド電極が設置され
た場合は、このフィールド電極下に、層端部の空乏領域
が広がり、これに沿って電界の分布も広がり、端部への
集中が避けられる。上記のガードリング層と、フィール
ド電極とを同時に電界緩和手段として使用することも可
能である。
【００３２】
【実施例】以下に図面を参照して、本発明の実施例を説
明する。
明する。
【００３３】〔実施例１〕本発明の１実施例にかかる双
方向阻止可能なＩＧＢＴを備えた半導体装置は、図１に
示すように、ドレインウォール部１０５の電位はチャン
ネルストップ電極２０１にてコレクタ層１１１の周囲に
伝達され、このコレクタ層１１１の端部１１１ａの上部
には、この端部１１１ａの高電界を緩和するフィールド
電極２１０が設置されている。本実施例の構成につい
て、すでに説明済の従来例（図９）と同様の部分は、同
じ番号を付記して説明を省略する。
方向阻止可能なＩＧＢＴを備えた半導体装置は、図１に
示すように、ドレインウォール部１０５の電位はチャン
ネルストップ電極２０１にてコレクタ層１１１の周囲に
伝達され、このコレクタ層１１１の端部１１１ａの上部
には、この端部１１１ａの高電界を緩和するフィールド
電極２１０が設置されている。本実施例の構成につい
て、すでに説明済の従来例（図９）と同様の部分は、同
じ番号を付記して説明を省略する。
【００３４】本実施例においては、ドレインウォール１
０５が図１、および図２に示すように、コレクタ部１３
０とＤＭＯＳ部１２０間にのみ設置されている。そし
て、コレクタ部１３０の周囲にはチャンネルストップ電
極２０１が形成され、この電極２０１はドレインウォー
ル１０５とＡｌ配線２０３にて接続されている。このチ
ャンネルストップ電極２０１は、ｎ- 型の伝導度変調層
上に積層されている層間絶縁層２０２の上に形成されて
おり、図２の平面図に示すように、この半導体装置の表
面からみた場合には、コレクタ部１３０とアイソレーシ
ョン１０４の間に配置されている。
０５が図１、および図２に示すように、コレクタ部１３
０とＤＭＯＳ部１２０間にのみ設置されている。そし
て、コレクタ部１３０の周囲にはチャンネルストップ電
極２０１が形成され、この電極２０１はドレインウォー
ル１０５とＡｌ配線２０３にて接続されている。このチ
ャンネルストップ電極２０１は、ｎ- 型の伝導度変調層
上に積層されている層間絶縁層２０２の上に形成されて
おり、図２の平面図に示すように、この半導体装置の表
面からみた場合には、コレクタ部１３０とアイソレーシ
ョン１０４の間に配置されている。
【００３５】また、コレクタ電極１３１の接続されてい
るコレクタ層１１１は、一層のｐ+型の薄い層で構成さ
れており、このコレクタ層１１１は直接伝導度変調層１
０３と接触するように形成されている。そして、このコ
レクタ層１１１の端部１１１ａの上部には、フィールド
電極２１０が設置されている。このフィールド電極２１
０は、チャンネルストップ電極２０１と同様、層間絶縁
層２０２上に形成されている。このフィールド電極２１
０はコレクタ電極１３１とＡｌ配線２１１で接続されて
おり、コレクタ電位Ｃが印加されている。
るコレクタ層１１１は、一層のｐ+型の薄い層で構成さ
れており、このコレクタ層１１１は直接伝導度変調層１
０３と接触するように形成されている。そして、このコ
レクタ層１１１の端部１１１ａの上部には、フィールド
電極２１０が設置されている。このフィールド電極２１
０は、チャンネルストップ電極２０１と同様、層間絶縁
層２０２上に形成されている。このフィールド電極２１
０はコレクタ電極１３１とＡｌ配線２１１で接続されて
おり、コレクタ電位Ｃが印加されている。
【００３６】本実施例に係るＩＧＢＴは、コレクタ電位
Ｃが、ソース電位Ｓに対し正にバイアスされている順方
向の状態で、ゲート電位Ｇがソース電位Ｓに対し正にバ
イアスされているとＤＭＯＳ部１２０に構成されている
ＭＯＳＦＥＴがオン状態となっている。そして、このＩ
ＧＢＴは通電状態となっている。この状態において、ソ
ース電極１２２が接続されているアイソレーション１０
４と、コレクタ層１１１との間には、ｎ型のドレインウ
ォールが形成されておらず、ｎ- 型の伝導度変調のみに
より接続されている。このため、アイソレーション１０
４と、ｎ- 型の伝導度変調、及びコレクタ層１１１にて
構成されているＰＮＰ型トランジスタ（図１１のトラン
ジスタ６０６）の電流増幅率ｈFEは高い。従って、この
ＩＧＢＴの電流容量は、従来のＩＧＢＴに比べ大きくな
っている。また、コレクタ層１１１は、高濃度の薄膜層
として形成されているので、伝導度変調層１０３と階段
接合となっている。従って、コレクタ層１１１から伝導
度変調層１０３への正孔の注入効率が向上されている。
このため、通電状態における伝導度変調層１０３の伝導
度が高くなり、さらに電流増幅率ｈFEの向上が図られて
いる。また、コレクタ部１３０とＤＭＯＳ部１２０の間
には、ドレインウォール１０５が形成されているため、
コレクタ層１１１、伝導度変調層１０３およびベース層
１０６で構成されているＰＮＰ型トランジスタ（図１１
におけるトランジスタ６０３）の電流増幅率ｈFEは抑え
られている。従って、ソース層１０７、ベース層１０
６、および伝導度変調層１０３で構成されるＮＰＮ型ト
ランジスタ（図１１におけるトランジスタ６０２）がオ
ン状態に移行することはなく、このＩＧＢＴがラッチア
ップ状態に移行することは防止されている。
Ｃが、ソース電位Ｓに対し正にバイアスされている順方
向の状態で、ゲート電位Ｇがソース電位Ｓに対し正にバ
イアスされているとＤＭＯＳ部１２０に構成されている
ＭＯＳＦＥＴがオン状態となっている。そして、このＩ
ＧＢＴは通電状態となっている。この状態において、ソ
ース電極１２２が接続されているアイソレーション１０
４と、コレクタ層１１１との間には、ｎ型のドレインウ
ォールが形成されておらず、ｎ- 型の伝導度変調のみに
より接続されている。このため、アイソレーション１０
４と、ｎ- 型の伝導度変調、及びコレクタ層１１１にて
構成されているＰＮＰ型トランジスタ（図１１のトラン
ジスタ６０６）の電流増幅率ｈFEは高い。従って、この
ＩＧＢＴの電流容量は、従来のＩＧＢＴに比べ大きくな
っている。また、コレクタ層１１１は、高濃度の薄膜層
として形成されているので、伝導度変調層１０３と階段
接合となっている。従って、コレクタ層１１１から伝導
度変調層１０３への正孔の注入効率が向上されている。
このため、通電状態における伝導度変調層１０３の伝導
度が高くなり、さらに電流増幅率ｈFEの向上が図られて
いる。また、コレクタ部１３０とＤＭＯＳ部１２０の間
には、ドレインウォール１０５が形成されているため、
コレクタ層１１１、伝導度変調層１０３およびベース層
１０６で構成されているＰＮＰ型トランジスタ（図１１
におけるトランジスタ６０３）の電流増幅率ｈFEは抑え
られている。従って、ソース層１０７、ベース層１０
６、および伝導度変調層１０３で構成されるＮＰＮ型ト
ランジスタ（図１１におけるトランジスタ６０２）がオ
ン状態に移行することはなく、このＩＧＢＴがラッチア
ップ状態に移行することは防止されている。
【００３７】一方、このＩＧＢＴは、コレクタ電位Ｃ
が、ソース電位Ｓに対し正にバイアスされて、ゲート電
位Ｇがソース電位Ｓと同電位となると、順方向の阻止状
態となる。この状態においては、ベース層１０６と伝導
度変調層１０３との境界面から伸びる空乏層１４１は、
ドレインウォール１０５で制限される。また、このドレ
インウォール１０５の電位は、チャンネルストップ電極
２０１でコレクタ部１３０と、アイソレーション１０４
間に伝達されている。このため、アイソレーション１０
４と伝導度変調層１０３との境界面から伸びる空乏層１
４０も、チャンネルストップ電極２０１により、伝達さ
れる電位に沿って制限される。このように、ベース層１
０６、およびアイソレーション１０４からの空乏層の伸
びは制限され、パンチスルー状態は防止される。また、
チャンネルストップ電極２０１でコレクタ部１３０と、
アイソレーション１０４間の伝導度変調層１０３の表面
は正にバイアスされる。このため、伝導度変調層１０３
の表面が反転して、コレクタ層１１１とアイソレーショ
ン１０４を短絡するチャンネルが形成されることも防止
される。
が、ソース電位Ｓに対し正にバイアスされて、ゲート電
位Ｇがソース電位Ｓと同電位となると、順方向の阻止状
態となる。この状態においては、ベース層１０６と伝導
度変調層１０３との境界面から伸びる空乏層１４１は、
ドレインウォール１０５で制限される。また、このドレ
インウォール１０５の電位は、チャンネルストップ電極
２０１でコレクタ部１３０と、アイソレーション１０４
間に伝達されている。このため、アイソレーション１０
４と伝導度変調層１０３との境界面から伸びる空乏層１
４０も、チャンネルストップ電極２０１により、伝達さ
れる電位に沿って制限される。このように、ベース層１
０６、およびアイソレーション１０４からの空乏層の伸
びは制限され、パンチスルー状態は防止される。また、
チャンネルストップ電極２０１でコレクタ部１３０と、
アイソレーション１０４間の伝導度変調層１０３の表面
は正にバイアスされる。このため、伝導度変調層１０３
の表面が反転して、コレクタ層１１１とアイソレーショ
ン１０４を短絡するチャンネルが形成されることも防止
される。
【００３８】一方、コレクタ電位Ｃが、ソース電位Ｓに
対し負にバイアスされた場合は、逆方向の阻止状態とな
る。この状態において、空乏層１５０は、コレクタ層１
１１と、伝導度変調層１０３との接合面から伸びる。こ
の空乏層１５０も、上記と同様に、ドレインウォール１
０５と、このドレインウォール１０５の電位を伝達する
チャンネルストップ電極２０１とにより、制限されてパ
ンチスルーが防がれている。伝導度変調層１０３の表面
の反転も、上記の順方向の阻止状態と同様に防止されて
いる。また、この逆方向の阻止状態においては、コレク
タ層１１１の端部１１１ａのように、曲率の小さい部分
は、高電界となり、降服電圧を越えてしまう。本実施例
においては、フィールド電極２１０を設置して、コレク
タ層の端部１１１ａの空乏層を広げることにより、端部
１１１ａの電界集中が緩和されている。従って、このＩ
ＧＢＴは、逆方向に対しても耐圧能力の高い素子となっ
ている。
対し負にバイアスされた場合は、逆方向の阻止状態とな
る。この状態において、空乏層１５０は、コレクタ層１
１１と、伝導度変調層１０３との接合面から伸びる。こ
の空乏層１５０も、上記と同様に、ドレインウォール１
０５と、このドレインウォール１０５の電位を伝達する
チャンネルストップ電極２０１とにより、制限されてパ
ンチスルーが防がれている。伝導度変調層１０３の表面
の反転も、上記の順方向の阻止状態と同様に防止されて
いる。また、この逆方向の阻止状態においては、コレク
タ層１１１の端部１１１ａのように、曲率の小さい部分
は、高電界となり、降服電圧を越えてしまう。本実施例
においては、フィールド電極２１０を設置して、コレク
タ層の端部１１１ａの空乏層を広げることにより、端部
１１１ａの電界集中が緩和されている。従って、このＩ
ＧＢＴは、逆方向に対しても耐圧能力の高い素子となっ
ている。
【００３９】以上説明したように、本実施例に係るＩＧ
ＢＴを備えた半導体装置は、ラッチアップ耐力、パンチ
スルー防止力などの順逆双方向の阻止耐力は、従来のＩ
ＧＢＴを備えた半導体装置と同等に維持されている。一
方、電流容量の向上は、ドレインウォールの除去、正孔
の注入効率の上昇により、大幅に図られた素子となって
いる。
ＢＴを備えた半導体装置は、ラッチアップ耐力、パンチ
スルー防止力などの順逆双方向の阻止耐力は、従来のＩ
ＧＢＴを備えた半導体装置と同等に維持されている。一
方、電流容量の向上は、ドレインウォールの除去、正孔
の注入効率の上昇により、大幅に図られた素子となって
いる。
【００４０】〔第２実施例〕本発明の異なる実施例に係
る、ＩＧＢＴを備えた半導体装置を図６に示す。この装
置においては、チャンネルストップ電極に代わり、伝導
度変調層１０３の表面にｎ+ 型のチャンネルストップ層
３０１が形成されている。このチャンネルストップ層３
０１は、ドレインウォール１０５の上部から、コレクタ
部１３０を囲むように形成されており、コレクタ部１３
０とアイソレーション部１０４の間に配置されている。
また、コレクタ層１１１においては、フィールド電極に
代わり、コレクタ層の端部１１１ａにｐ+ 型で深いガー
ドリング３１０が形成されている。他の構成について
は、実施例１と同様につき、同じ番号を付記して説明を
省略する。
る、ＩＧＢＴを備えた半導体装置を図６に示す。この装
置においては、チャンネルストップ電極に代わり、伝導
度変調層１０３の表面にｎ+ 型のチャンネルストップ層
３０１が形成されている。このチャンネルストップ層３
０１は、ドレインウォール１０５の上部から、コレクタ
部１３０を囲むように形成されており、コレクタ部１３
０とアイソレーション部１０４の間に配置されている。
また、コレクタ層１１１においては、フィールド電極に
代わり、コレクタ層の端部１１１ａにｐ+ 型で深いガー
ドリング３１０が形成されている。他の構成について
は、実施例１と同様につき、同じ番号を付記して説明を
省略する。
【００４１】本実施例においても、実施例１と同様に、
コレクタ部１３０と、アイソレーション１０４の間に
は、ドレインウォール１０５が設置されておらず、ま
た、コレクタ層１１１は、ｐ+ 型で浅い層であり、伝導
度変調層１０３と直接に接している。このため、実施例
１と同様、通電状態における電流容量の向上が図られて
いる。さらに、阻止状態においては、ドレインウォール
１０５の電位は、チャンネルストップ層３０１により、
コレクタ部とアイソレーション１０４間に伝達されてお
り、実施例１と同様の作用により、パンチスルーおよび
伝導度変調層１０３の表面の反転は防止されている。
コレクタ部１３０と、アイソレーション１０４の間に
は、ドレインウォール１０５が設置されておらず、ま
た、コレクタ層１１１は、ｐ+ 型で浅い層であり、伝導
度変調層１０３と直接に接している。このため、実施例
１と同様、通電状態における電流容量の向上が図られて
いる。さらに、阻止状態においては、ドレインウォール
１０５の電位は、チャンネルストップ層３０１により、
コレクタ部とアイソレーション１０４間に伝達されてお
り、実施例１と同様の作用により、パンチスルーおよび
伝導度変調層１０３の表面の反転は防止されている。
【００４２】さらに、コレクタ層の層端１１１ａには、
ガードリング３１０が形成されている。このガードリン
グ３１０はコレクタ層１１１より深く形成されており、
その断面の曲率は、層端１１１ａの曲率に比べ大きく設
定されている。従って、コレクタ層の層端１１１ａの電
界は、このガードリング３１０の表面に沿って広く分布
する。このため、逆方向阻止状態においても、電界の分
布が広くなり、層端１１１ａが高電界となることが防が
れている。
ガードリング３１０が形成されている。このガードリン
グ３１０はコレクタ層１１１より深く形成されており、
その断面の曲率は、層端１１１ａの曲率に比べ大きく設
定されている。従って、コレクタ層の層端１１１ａの電
界は、このガードリング３１０の表面に沿って広く分布
する。このため、逆方向阻止状態においても、電界の分
布が広くなり、層端１１１ａが高電界となることが防が
れている。
【００４３】上記のように、本実施例に係るＩＧＢＴを
備えた半導体装置においても、ラッチアップ耐力、パン
チスルー防止力などの順逆方向の阻止耐力は、従来と同
等に維持されながら、電流容量の向上が図られている。
備えた半導体装置においても、ラッチアップ耐力、パン
チスルー防止力などの順逆方向の阻止耐力は、従来と同
等に維持されながら、電流容量の向上が図られている。
【００４４】
【発明の効果】以上説明したように、本発明は、コレク
タ部とＭＩＳ部の間に設置したドレインウォール部の電
位を、コレクタ部とアイソレーション部の間に伝達し、
この間の電流阻止耐力を保持する双方向阻止耐圧の高い
伝導度変調型ＭＩＳＦＥＴを備えた半導体装置に関する
ものであり、以下の効果を奏す。
タ部とＭＩＳ部の間に設置したドレインウォール部の電
位を、コレクタ部とアイソレーション部の間に伝達し、
この間の電流阻止耐力を保持する双方向阻止耐圧の高い
伝導度変調型ＭＩＳＦＥＴを備えた半導体装置に関する
ものであり、以下の効果を奏す。
【００４５】コレクタ部とアイソレーション部の間に、
ドレインウォール部を設置する必要がなく、この間を伝
導度変調層のみで形成することができる。このため、従
来の半導体装置に比べ通電時の電流容量を増加すること
ができる。一方、この半導体装置のラッチアップ耐力、
パンチスルー防止力などの順逆双方向の阻止耐力は、コ
レクタ部とアイソレーション部の間に伝達されたドレイ
ンウォール部の電位により、従来の半導体装置と同様に
維持できる。
ドレインウォール部を設置する必要がなく、この間を伝
導度変調層のみで形成することができる。このため、従
来の半導体装置に比べ通電時の電流容量を増加すること
ができる。一方、この半導体装置のラッチアップ耐力、
パンチスルー防止力などの順逆双方向の阻止耐力は、コ
レクタ部とアイソレーション部の間に伝達されたドレイ
ンウォール部の電位により、従来の半導体装置と同様に
維持できる。
【００４６】さらに、コレクタ層を高濃度の薄膜層とし
て、コレクタ層の層端の周囲に電界緩和手段を設置する
場合は、逆方向阻止状態におけるコレクタ層の層端の高
電界を電界緩和手段で防止することができる。そして、
通電状態においては、薄膜層のコレクタ層から伝導度変
調層への正孔の注入効率を向上できる。このため、この
半導体装置の電流容量を一層増加することができる。
て、コレクタ層の層端の周囲に電界緩和手段を設置する
場合は、逆方向阻止状態におけるコレクタ層の層端の高
電界を電界緩和手段で防止することができる。そして、
通電状態においては、薄膜層のコレクタ層から伝導度変
調層への正孔の注入効率を向上できる。このため、この
半導体装置の電流容量を一層増加することができる。
【００４７】このように、本発明に係る双方向阻止耐圧
の高い伝導度変調型ＭＩＳＦＥＴを備えた半導体装置
は、その阻止耐力は従来の半導体装置と同様に保持で
き、一方、電流容量は、従来の半導体装置に比べ大幅に
増加させることができる。
の高い伝導度変調型ＭＩＳＦＥＴを備えた半導体装置
は、その阻止耐力は従来の半導体装置と同様に保持で
き、一方、電流容量は、従来の半導体装置に比べ大幅に
増加させることができる。
【図１】本発明の第１実施例に係る、双方向阻止耐力の
高いＩＧＢＴを備えた半導体装置の断面図である。
高いＩＧＢＴを備えた半導体装置の断面図である。
【図２】図１に示す半導体装置の平面図である。
【図３】図１に示す半導体装置のコレクタ部を拡大して
示す、半導体装置の断面図である。
示す、半導体装置の断面図である。
【図４】図３に示すコレクタ部の平面を拡大して示す半
導体装置の平面図である。
導体装置の平面図である。
【図５】本発明の第２実施例に係るＩＧＢＴを備えた半
導体装置の断面図である。
導体装置の断面図である。
【図６】図５に示す半導体装置の平面図である。
【図７】図５に示す半導体装置のコレクタ部を拡大して
示す、半導体装置の断面図である。
示す、半導体装置の断面図である。
【図８】図７に示すコレクタ部の平面を拡大して示す半
導体装置の平面図である。
導体装置の平面図である。
【図９】従来の双方向阻止耐力の高いＩＧＢＴを備えた
半導体装置の断面図である。
半導体装置の断面図である。
【図１０】図９に示す半導体装置の平面図である。
【図１１】図１、図５及び図９に示す双方向阻止耐力の
高いＩＧＢＴを備えた半導体装置の等価回路図である。
高いＩＧＢＴを備えた半導体装置の等価回路図である。
１０１・・・ｐ型基板 １０２・・・ｎ型の埋め込み層 １０３・・・ｎ- 型の伝導度変調層 １０４・・・ｐ型のアイソレーション １０５・・・ｎ+ 型のドレインウォール １０６・・・ｐ型のベース層 １０７・・・ｎ+ 型のソース層 １０８・・・ゲート酸化膜 １０９・・・ゲート電極 １１０・・・ｐ型のコレクタ層 １１１・・・ｐ+ 型コレクタ層 １１１ａ・・・コレクタ層の層端 １２０・・・ＤＭＯＳ部 １２１・・・ソース電極 １２２・・・ソース電極 １３０・・・コレクタ部 １３１・・・コレクタ電極 １４０，１４１，１５０・・・空乏層 ２０１・・・チャンネルストップ電極 ２０２・・・層間絶縁膜 ２０３・・・Ａｌ配線 ２１０・・・フィールド電極 ２１１・・・Ａｌ配線 ３０１・・・ｎ+ 型のチャンネルストップ層 ３１０・・・ｐ型のガードリング ６０１・・・ベース層の抵抗 ６０２・・・ＮＰＮトランジスタ ６０３・・・ＰＮＰトランジスタ ６０４・・・ＭＯＳＦＥＴ ６０５・・・寄生ダイオード ６０６・・・ＰＮＰトランジスタ Ｓ・・・ソース電位 Ｇ・・・ゲート電位 Ｃ・・・コレクタ電位
Claims (8)
- 【請求項１】 ソース電位の印加される第１導電型のア
イソレーション部で分離されている第２導電型の伝導度
変調層と、この伝導度変調層の表面に形成されソース電
位の印加される第１導電型のベース領域層と第２導電型
のソース領域層を有するＭＩＳ部と、このＭＩＳ部と対
峙する前記伝導度変調の表面に形成されコレクタ電位の
印加される第１導電型のコレクタ領域層を有するコレク
タ部と、前記ＭＩＳ部と前記コレクタ部との間に形成さ
れた高濃度の第２導電型のドレインウォール部とを有す
る伝導度変調型ＭＩＳＦＥＴを備えた半導体装置におい
て、 前記コレクタ部の周囲に、前記伝導度変調層の表面電位
を前記ドレインウォール部の電位とほぼ同電位に保つチ
ャンネルストップ手段が形成されていることを特徴とす
る双方向阻止耐圧の高い伝導度変調型ＭＩＳＦＥＴを備
えた半導体装置。 - 【請求項２】 第２導電型の伝導度変調層の表面に形成
されソース電位の印加される第１導電型のベース領域層
と第２導電型のソース領域層を有するＭＩＳ部と、この
ＭＩＳ部と対峙する前記伝導度変調層の表面に形成され
コレクタ電位の印加される第１導電型のコレクタ領域層
を有するコレクタ部とが形成されている伝導度変調型Ｍ
ＩＳＦＥＴを備えた半導体装置において、 前記コレクタ領域層は高濃度の薄膜層で、このコレクタ
領域層の層端の周辺部には電界勾配を緩和する電界緩和
手段が形成されていることを特徴とする双方向阻止耐圧
の高い伝導度変調型ＭＩＳＦＥＴを備えた半導体装置。 - 【請求項３】 請求項１に記載の伝導度変調型ＭＩＳＦ
ＥＴを備えた半導体装置において、 前記コレクタ領域層は高濃度の薄膜層で、このコレクタ
領域層の層端の周辺部には、電界勾配を緩和する電界緩
和手段が形成されていることを特徴とする双方向阻止耐
圧の高い伝導度変調型ＭＩＳＦＥＴを備えた半導体装
置。 - 【請求項４】 請求項１または請求項３に記載の伝導度
変調型ＭＩＳＦＥＴを備えた半導体装置において、前記
チャンネルストップ手段は、前記伝導度変調層の表面の
層間絶縁膜上に形成されチャンネルストップ電極であっ
て、このチャンネルストップ電極は前記ドレインウォー
ル部と接続されていることを特徴とする双方向阻止耐圧
の高い伝導度変調型ＭＩＳＦＥＴを備えた半導体装置。 - 【請求項５】 請求項１または請求項３に記載の伝導度
変調型ＭＩＳＦＥＴを備えた半導体装置において、前記
チャンネルストップ手段は、前記伝導度変調層の表面に
形成された第２導電型のチャンネルストップ用拡散層で
あって、このチャンネルストップ用拡散層は、前記ドレ
インウォール部と接続されていることを特徴とする双方
向阻止耐圧の高い伝導度変調型ＭＩＳＦＥＴを備えた半
導体装置。 - 【請求項６】 請求項２乃至請求項５に記載の伝導度変
調型ＭＩＳＦＥＴを備えた半導体装置において、前記電
界緩和手段は、前記コレクタ領域層の層端に形成された
第１導電型の深いガードリング層であることを特徴とす
る双方向阻止耐圧の高い伝導度変調型ＭＩＳＦＥＴを備
えた半導体装置。 - 【請求項７】 請求項２乃至請求項５に記載の伝導度変
調型ＭＩＳＦＥＴを備えた半導体装置において、前記電
界緩和手段は、前記伝導度変調層上の層間絶縁膜上でコ
レクタ領域層の周囲に設置されたフィールド電極であっ
て、このフィールド電極は前記コレクタ電極と同電位に
保たれていることを特徴とする双方向阻止耐圧の高い伝
導度変調型ＭＩＳＦＥＴを備えた半導体装置。 - 【請求項８】 請求項２乃至請求項５に記載の伝導度変
調型ＭＩＳＦＥＴを備えた半導体装置において、前記電
界緩和手段は、前記コレクタ領域層の層端に形成された
第１導電型の深いガードリング層、及び前記伝導度変調
層上の層間絶縁膜上でコレクタ領域層の周囲に設置され
たフィールド電極であって、このフィールド電極は前記
コレクタ電極と同電位に保たれていることを特徴とする
双方向阻止耐圧の高い伝導度変調型ＭＩＳＦＥＴを備え
た半導体装置。
Priority Applications (2)
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|---|---|---|---|
| JP3066897A JP2903749B2 (ja) | 1991-03-29 | 1991-03-29 | 伝導度変調型ｍｉｓｆｅｔを備えた半導体装置 |
| US07/822,941 US5276339A (en) | 1991-03-29 | 1992-01-21 | Semiconductor with a conductivity modulating-type MISFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066897A JP2903749B2 (ja) | 1991-03-29 | 1991-03-29 | 伝導度変調型ｍｉｓｆｅｔを備えた半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH05251708A JPH05251708A (ja) | 1993-09-28 |
| JP2903749B2 true JP2903749B2 (ja) | 1999-06-14 |
Family
ID=13329181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3066897A Expired - Fee Related JP2903749B2 (ja) | 1991-03-29 | 1991-03-29 | 伝導度変調型ｍｉｓｆｅｔを備えた半導体装置 |
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| Country | Link |
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| US (1) | US5276339A (ja) |
| JP (1) | JP2903749B2 (ja) |
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1991
- 1991-03-29 JP JP3066897A patent/JP2903749B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-21 US US07/822,941 patent/US5276339A/en not_active Expired - Fee Related
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