JPH0217940B2 - - Google Patents
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- JPH0217940B2 JPH0217940B2 JP59131069A JP13106984A JPH0217940B2 JP H0217940 B2 JPH0217940 B2 JP H0217940B2 JP 59131069 A JP59131069 A JP 59131069A JP 13106984 A JP13106984 A JP 13106984A JP H0217940 B2 JPH0217940 B2 JP H0217940B2
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- semiconductor device
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/7436—Lateral thyristors
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に係り、特に制御部と主駆
動部が電気的に絶縁された電気結合方式の半導体
装置に関する。
動部が電気的に絶縁された電気結合方式の半導体
装置に関する。
近年産業界における多様なエレクトロニクス化
の進展に伴い微小な制御信号でもつて大きな電力
の駆動を行うニーズが増大している。この種のニ
ーズに対しては制御部と主駆動部の電気的な絶縁
が必要である。このニーズを満たす代表的な半導
体素子として光結合素子（通称ホトカプラ）があ
る。中でも光結合サイリスタは順・逆両方向の
阻止能力を有する。スイツチング後の電力損失
が小さい、自己保持機能を有する等の利点をも
つており、電子交換機用スイツチや固体リレー等
に多用されている。しかしいくつかの重要な問題
点を有している。以下に動作原理も含めて詳述す
る。
の進展に伴い微小な制御信号でもつて大きな電力
の駆動を行うニーズが増大している。この種のニ
ーズに対しては制御部と主駆動部の電気的な絶縁
が必要である。このニーズを満たす代表的な半導
体素子として光結合素子（通称ホトカプラ）があ
る。中でも光結合サイリスタは順・逆両方向の
阻止能力を有する。スイツチング後の電力損失
が小さい、自己保持機能を有する等の利点をも
つており、電子交換機用スイツチや固体リレー等
に多用されている。しかしいくつかの重要な問題
点を有している。以下に動作原理も含めて詳述す
る。
第２図は光結合サイリスタを用いた典型的な基
本回路構成を示す。
本回路構成を示す。
スイツチ１をとじると発光素子２に電流が流れ
光が放射される。この光によつてホトサイリスタ
３に光電流が発生し、ホトサイリスタが交流電源
４により順バイアス状態になるとこの光電流でも
つて点弧する。この場合ホトサイリスタと発光素
子が電気的に直流的に絶縁されているので通常の
電気結合方式と異なり次の利点を有する。尚５，
６，７は抵抗であり、８は直流電源である。
光が放射される。この光によつてホトサイリスタ
３に光電流が発生し、ホトサイリスタが交流電源
４により順バイアス状態になるとこの光電流でも
つて点弧する。この場合ホトサイリスタと発光素
子が電気的に直流的に絶縁されているので通常の
電気結合方式と異なり次の利点を有する。尚５，
６，７は抵抗であり、８は直流電源である。
(a) 端子Ｂと端子Ｄの間に電位差が存在しても制
御可能すなわち点弧動作等が可能である。
御可能すなわち点弧動作等が可能である。
(b) 発光素子２を流れる電流がサイリスタ側に流
れ込まない。又この逆も起らない。
れ込まない。又この逆も起らない。
一方以下の問題点を有する。
(1) ホトサイリスタ３やトランジスタ１はもつぱ
らSiを用いて作製されるが、発光素子はGaAs
等に代表される−族もしくは−族の化
合物半導体を用いて作製される。このように材
料が異なるためハイブリツドIC構成にせざる
をえず、精密な組立作業を必要としコスト高を
きたす。化合物半導体ウエハの作製技術やその
加工技術がSiの技術に比べつたないこともコス
ト高を助長している。
らSiを用いて作製されるが、発光素子はGaAs
等に代表される−族もしくは−族の化
合物半導体を用いて作製される。このように材
料が異なるためハイブリツドIC構成にせざる
をえず、精密な組立作業を必要としコスト高を
きたす。化合物半導体ウエハの作製技術やその
加工技術がSiの技術に比べつたないこともコス
ト高を助長している。
(2) 発光ダイオードの発光効率、ホトサイリスタ
の受光効率、発光ダイオードからの光をホトサ
イリスタに伝達する効率が小さい。このためこ
れらの効率を相乗した光結合効率が小さく、ホ
トサイリスタを駆動するに当り発光素子に数ｍ
Ａ程度の大きな制御電流を流す必要がある。
の受光効率、発光ダイオードからの光をホトサ
イリスタに伝達する効率が小さい。このためこ
れらの効率を相乗した光結合効率が小さく、ホ
トサイリスタを駆動するに当り発光素子に数ｍ
Ａ程度の大きな制御電流を流す必要がある。
特公昭42−24863号公報、特公昭53−46589号公
報にはpnpnをMOSゲート又はMOS・FETでオ
ン駆動する実施例が開示されている。又特開昭57
−196626号公報にはMOS・FETでオン・オフ両
駆動を行う実施例が開示されている。これはいず
れもゲートと主スイツチが絶縁されているという
特長は有するが、主スイツチの電位が接地電位か
らフローテイング状態にある場合はオン駆動がで
きない。すなわちゲート電位か主スイツチのカソ
ード電位より高い場合もしくは低い場合のいずれ
かの場合にしかオン駆動できない。従つて、ホト
カプラと同等の機能は達成できないものである。
報にはpnpnをMOSゲート又はMOS・FETでオ
ン駆動する実施例が開示されている。又特開昭57
−196626号公報にはMOS・FETでオン・オフ両
駆動を行う実施例が開示されている。これはいず
れもゲートと主スイツチが絶縁されているという
特長は有するが、主スイツチの電位が接地電位か
らフローテイング状態にある場合はオン駆動がで
きない。すなわちゲート電位か主スイツチのカソ
ード電位より高い場合もしくは低い場合のいずれ
かの場合にしかオン駆動できない。従つて、ホト
カプラと同等の機能は達成できないものである。
本発明の目的はモノリシツク構造で制御部と主
駆動部を直流的に絶縁せしめ得るとともに、主駆
動部の電位がフローテイング状態にあつても制御
可能にせしめ且つ制御電流も小さくせしめ得る高
集積な半導体装置を提供することにある。
駆動部を直流的に絶縁せしめ得るとともに、主駆
動部の電位がフローテイング状態にあつても制御
可能にせしめ且つ制御電流も小さくせしめ得る高
集積な半導体装置を提供することにある。
上記目的を達成する本発明半導体装置の特徴と
するところは、一対の主表面を有し、その少なく
とも一部に、少なくとも一方の主表面に露出する
第１導電型の第１の領域、上記第１の領域との間
に形成される第１のpn接合が上記一方の主表面
に終端する様に上記第１の領域内に形成される第
２導電型の第２の領域、上記第２の領域との間に
形成される第２のpn接合が上記一方の主表面に
終端する様に上記第２の領域内に形成される第１
導電型の第３の領域、上記第１の領域との間に形
成される第３のpn接合が上記第１のpn接合とは
離れて少なくとも上記一方の主表面に終端する様
に形成される第２導電型の第４の領域を有する半
導体基体と、上記第４の領域の少なくとも一部と
低抵抗接触する第１の電極と、上記第３の領域の
少なくとも一部と低抵抗接触する第２の電極と、
上記一方の主表面に於いて絶縁膜を介して上記第
２の領域及び第３の領域上の少なくとも一部に延
在する様に上記第１の領域上の少なくとも一部に
設けられる第３の電極と、上記一方の主表面に於
いて絶縁膜を介して上記第１の領域及び第３の領
域上の少なくとも一部に延在する様に上記第２の
領域上の少なくとも一部に設けられる第４の電極
と、を具備することにある。
するところは、一対の主表面を有し、その少なく
とも一部に、少なくとも一方の主表面に露出する
第１導電型の第１の領域、上記第１の領域との間
に形成される第１のpn接合が上記一方の主表面
に終端する様に上記第１の領域内に形成される第
２導電型の第２の領域、上記第２の領域との間に
形成される第２のpn接合が上記一方の主表面に
終端する様に上記第２の領域内に形成される第１
導電型の第３の領域、上記第１の領域との間に形
成される第３のpn接合が上記第１のpn接合とは
離れて少なくとも上記一方の主表面に終端する様
に形成される第２導電型の第４の領域を有する半
導体基体と、上記第４の領域の少なくとも一部と
低抵抗接触する第１の電極と、上記第３の領域の
少なくとも一部と低抵抗接触する第２の電極と、
上記一方の主表面に於いて絶縁膜を介して上記第
２の領域及び第３の領域上の少なくとも一部に延
在する様に上記第１の領域上の少なくとも一部に
設けられる第３の電極と、上記一方の主表面に於
いて絶縁膜を介して上記第１の領域及び第３の領
域上の少なくとも一部に延在する様に上記第２の
領域上の少なくとも一部に設けられる第４の電極
と、を具備することにある。
以下本発明を実施例に基き詳細に説明する。
実施例 １
第１図は本発明の第１の実施例を示す概略断面
図である。
図である。
１５は、多結晶シリコン２０中に絶縁膜１７を
介して島状に埋設され、半導体基体２３の一方の
主表面２２に露出する第１の領域であるnB（ｎ型
ベース）領域、１３は、nB領域１５との間に形成
される第１のpn接合が一方の主表面２２に終端
する様にnB領域１５内に形成される第２の領域で
あるpB（ｐベース）領域、１４は、pB領域１３と
の間に形成される第２のpn接合が一方の主表面
２２に終端する様にpB領域１３内に形成される第
３の領域であるnE（ｎ型エミツタ）領域１２は、
nB領域１５との間に形成される第３のpn接合が
第１のpn接合とは離れて一方の主表面２２に終
端する様にnB領域１５内に形成される第４の領域
であるpE（ｐ型エミツタ）領域である。１６はnB
領域１５を介してpB領域１３に対向する様に、pE
領域１２中に設けられる第５の領域であるpE -（低
不純物濃度ｐ型エミツタ）領域、２１はnB領域１
５が絶縁膜１７に接する部分に形成された高濃度
n+領域である。４０は半導体基体２３の一方の
主表面２２上に形成される絶縁膜、３１はpE領域
１２の少なくとも一部と低抵抗接触する第１の電
極であり、A2端子となる。３２はnE領域１４の
少なくとも一部と低抵抗接触する第２の電極であ
り、B2端子となる。３３は絶縁膜４０を介して
nB領域１５上の少なくとも一部に設けられる第３
の電極であり、G3端子となる。第３の電極３３
は絶縁膜４０を介してpB領域１３上の少なくとも
一部とpE -領域１６上の少なくとも一部とに延在
する様に設けられる。３４は絶縁膜４０を介して
pB領域１３上の少なくとも一部に設けられる第４
の電極であり、G4端子となる。第４の電極３４
は絶縁膜４０を介してnB領域１５上の少なくとも
一部とnE領域１４上の少なくとも一部とに延在す
る様に設けられる。第１の電極３１と第４の電極
３４との間に、第１の電極３１の隣りに第３の電
極３３が、第４の電極３４の隣りに第２の電極３
２が並ぶ様に配置される。G3端子とG4端子とは
Al等の配線によつて同電位に接続される。
介して島状に埋設され、半導体基体２３の一方の
主表面２２に露出する第１の領域であるnB（ｎ型
ベース）領域、１３は、nB領域１５との間に形成
される第１のpn接合が一方の主表面２２に終端
する様にnB領域１５内に形成される第２の領域で
あるpB（ｐベース）領域、１４は、pB領域１３と
の間に形成される第２のpn接合が一方の主表面
２２に終端する様にpB領域１３内に形成される第
３の領域であるnE（ｎ型エミツタ）領域１２は、
nB領域１５との間に形成される第３のpn接合が
第１のpn接合とは離れて一方の主表面２２に終
端する様にnB領域１５内に形成される第４の領域
であるpE（ｐ型エミツタ）領域である。１６はnB
領域１５を介してpB領域１３に対向する様に、pE
領域１２中に設けられる第５の領域であるpE -（低
不純物濃度ｐ型エミツタ）領域、２１はnB領域１
５が絶縁膜１７に接する部分に形成された高濃度
n+領域である。４０は半導体基体２３の一方の
主表面２２上に形成される絶縁膜、３１はpE領域
１２の少なくとも一部と低抵抗接触する第１の電
極であり、A2端子となる。３２はnE領域１４の
少なくとも一部と低抵抗接触する第２の電極であ
り、B2端子となる。３３は絶縁膜４０を介して
nB領域１５上の少なくとも一部に設けられる第３
の電極であり、G3端子となる。第３の電極３３
は絶縁膜４０を介してpB領域１３上の少なくとも
一部とpE -領域１６上の少なくとも一部とに延在
する様に設けられる。３４は絶縁膜４０を介して
pB領域１３上の少なくとも一部に設けられる第４
の電極であり、G4端子となる。第４の電極３４
は絶縁膜４０を介してnB領域１５上の少なくとも
一部とnE領域１４上の少なくとも一部とに延在す
る様に設けられる。第１の電極３１と第４の電極
３４との間に、第１の電極３１の隣りに第３の電
極３３が、第４の電極３４の隣りに第２の電極３
２が並ぶ様に配置される。G3端子とG4端子とは
Al等の配線によつて同電位に接続される。
本実施例の半導体装置は、例えばF.H.LEE：
IEEE Transactions on Electron Devices vol.
ED−15、No.９、1968、p645に示される様な
Epitaxial Passivated Integrated Gircuit
（EPIC）プロセスで作成した誘電体分離基板の単
結晶島内に独立形成される。
IEEE Transactions on Electron Devices vol.
ED−15、No.９、1968、p645に示される様な
Epitaxial Passivated Integrated Gircuit
（EPIC）プロセスで作成した誘電体分離基板の単
結晶島内に独立形成される。
本実施例に於ける各寸法等の具体例を以下に示
す。
す。
第１のpn接合及び第３のpn接合の深さ約5μｍ、
第２のpn接合の深さは約3μｍ、pB領域１３とpE -
領域１６との距離は約55μｍである。nB領域１５
の不純物濃度は２×1014cm-3、pE -領域１６の表
面不純物濃度は７×1015cm-3である。第４の電極
３４の下のpB領域１３はnE領域１４とセルフアラ
イン構造にしてあるので1016cm-3程度以下の表面
不純物濃度にできる。第３の電極３３と第４の電
極３４との下の絶縁膜４０厚さは各々0.9μｍ、
0.7μｍである。但し第３及び第４の電極３３，３
４の端部における電界集中を緩和するためにこれ
らの電極端部の絶縁膜４０は約2.7μｍと厚くして
いる。
第２のpn接合の深さは約3μｍ、pB領域１３とpE -
領域１６との距離は約55μｍである。nB領域１５
の不純物濃度は２×1014cm-3、pE -領域１６の表
面不純物濃度は７×1015cm-3である。第４の電極
３４の下のpB領域１３はnE領域１４とセルフアラ
イン構造にしてあるので1016cm-3程度以下の表面
不純物濃度にできる。第３の電極３３と第４の電
極３４との下の絶縁膜４０厚さは各々0.9μｍ、
0.7μｍである。但し第３及び第４の電極３３，３
４の端部における電界集中を緩和するためにこれ
らの電極端部の絶縁膜４０は約2.7μｍと厚くして
いる。
第１図を用いて以下に動作機構と特徴を説明す
る。まずオンするときの動作機構を説明する。
る。まずオンするときの動作機構を説明する。
スイツチ１が開いているときはA2、B2間はオ
フ状態にある。スイツチ１を閉じ電源８よりG3
端子、G4端子にしきい値より高い電圧を印加し
た場合、交流電源４によりA2、B2間が順バイア
ス状態になるとオンする。この時G3、G4端子の
電位とB2、A2端子の電位の高低関係によらず
A2、B2間をオンさせることができるが、その動
作機構は端子間電位の相対関係で異る。
フ状態にある。スイツチ１を閉じ電源８よりG3
端子、G4端子にしきい値より高い電圧を印加し
た場合、交流電源４によりA2、B2間が順バイア
ス状態になるとオンする。この時G3、G4端子の
電位とB2、A2端子の電位の高低関係によらず
A2、B2間をオンさせることができるが、その動
作機構は端子間電位の相対関係で異る。
G3、G4端子の電位がA2、B2端子の電位より低
い場合は第３の電極３３下のnB領域１５の表面に
ｐチヤネルが形成されpE -領域１６からpB領域１
３に正孔が流れ込む。この結果nE領域１４からpB
領域１３への電子の注入が促進されnEpBnBトラン
ジスタ部分がオンし、電子がnB領域１５内に流れ
込む。従つて次にpE -領域１６からnB領域１５内
への正孔の注入が促進されpEnBpBトランジスタ部
分がオンする。nEpBnBトランジスタ部分及びpEnB
pBトランジスタ部分のコレクタ電流は相互に他の
トランジスタ部分のベース電流となるので正帰還
が起こり、ついにはサイリスタpEnBpBnEとしてオ
ンするに至る。
い場合は第３の電極３３下のnB領域１５の表面に
ｐチヤネルが形成されpE -領域１６からpB領域１
３に正孔が流れ込む。この結果nE領域１４からpB
領域１３への電子の注入が促進されnEpBnBトラン
ジスタ部分がオンし、電子がnB領域１５内に流れ
込む。従つて次にpE -領域１６からnB領域１５内
への正孔の注入が促進されpEnBpBトランジスタ部
分がオンする。nEpBnBトランジスタ部分及びpEnB
pBトランジスタ部分のコレクタ電流は相互に他の
トランジスタ部分のベース電流となるので正帰還
が起こり、ついにはサイリスタpEnBpBnEとしてオ
ンするに至る。
G3、G4端子の電位がB2、A2端子の電位よりも
高い場合は第４の電極３４下のpB領域１３表面に
ｎチヤネルが形成されnE領域１４からnB領域１５
へ電子が流れ込む。この結果pE -領域１６を含む
pE領域１２からnB領域１５への正孔の注入が促進
されpEnBpBトランジスタ部分がオンし、正孔がpB
領域１３内に流れ込む。従つて次にnE領域１４か
らpB領域１３への電子の注入が促進されnEpBnBト
ランジスタ部分がオンし、上記の正帰還を起こし
サイリスタpEnBpBnEがオンする。
高い場合は第４の電極３４下のpB領域１３表面に
ｎチヤネルが形成されnE領域１４からnB領域１５
へ電子が流れ込む。この結果pE -領域１６を含む
pE領域１２からnB領域１５への正孔の注入が促進
されpEnBpBトランジスタ部分がオンし、正孔がpB
領域１３内に流れ込む。従つて次にnE領域１４か
らpB領域１３への電子の注入が促進されnEpBnBト
ランジスタ部分がオンし、上記の正帰還を起こし
サイリスタpEnBpBnEがオンする。
G3、G4端子の電位がB2端子の電位より高く、
A2端子の電位より低い場合は上記の両ケースの
動作が起こりサイリスタpEnBpBnEがオンする。
A2端子の電位より低い場合は上記の両ケースの
動作が起こりサイリスタpEnBpBnEがオンする。
本実施例ではpB領域１３とnE領域１４間にノイ
ズ耐量を増大するために抵抗10KΩを接続した場
合、G3端子の電位を約4VにすることによりA2、
B2端子間をオンできることを本発明者は確認し
ている。又G4端子の電位は約7Vにすることによ
りA2、B2端子間をオンできることも本発明者は
確認している。従つてこの場合C3・G4端子を接
続してA2、B2端子間をオンさせるには、この端
子電位は約7Vにする必要がある。
ズ耐量を増大するために抵抗10KΩを接続した場
合、G3端子の電位を約4VにすることによりA2、
B2端子間をオンできることを本発明者は確認し
ている。又G4端子の電位は約7Vにすることによ
りA2、B2端子間をオンできることも本発明者は
確認している。従つてこの場合C3・G4端子を接
続してA2、B2端子間をオンさせるには、この端
子電位は約7Vにする必要がある。
次に耐圧について第３図、及び第４図を用いて
説明する。まずスイツチ１が閉じられ、G3、G4
端子の電位がA2、B2間がオンしない程度の低い
電位に固定されている場合について述る。A2、
B2端子が図示するように接地電位からフローテ
イング状態となつているので耐圧はこれらの端子
の電位とG3、G4端子の電位の高低関係で異る。
説明する。まずスイツチ１が閉じられ、G3、G4
端子の電位がA2、B2間がオンしない程度の低い
電位に固定されている場合について述る。A2、
B2端子が図示するように接地電位からフローテ
イング状態となつているので耐圧はこれらの端子
の電位とG3、G4端子の電位の高低関係で異る。
G3、G4端子の電位がA2、B2端子の電位よりも
低い場合は順・逆バイアス何れにおいてもnB領域
１５側の空乏層は表面付近でG3、G4の電極で拡
げられるので高耐圧を確保できる。第３図の点線
は順バイアス時のnB領域１５及びpB領域１３にお
ける空乏層端の模式図を示す。第３及び第４の電
極３３，３４はnB領域１５よりも低電位なのでこ
れらの電極３３，３４下のnB領域１５の表面には
正電荷が誘発され濃度が低下し空乏層が拡がり易
くなる。第３及び第４の電極３３，３４はpB領域
１３に比べても低電位であるが、pB領域１３はnB
領域１５に比べ不純物濃度が十分大きいので誘発
される正電荷の影響は小さい。これらの結果nB領
域１５の表面において空乏層が拡げられることに
より電界が緩和され、耐圧はSiバルク内で規制さ
れる程度の高耐圧が確保できる。一方、逆バイア
ス時のnB及びpE、pE -における空乏層端の模式図
を第３図に於いて一点鎖線で示したが、第３の電
極３３下では空乏層は同じメカニズムでnB領域１
５側に拡げられる。pE -領域１６では誘発正電荷
により高濃度化し空乏層の拡がりは第３の電極３
３がpE -領域１６上に存在しない場合に比べ小さ
くなるが、nB領域１５側の空乏層が順バイアス時
と同程度拡がるので順バイアス時と同程度の耐圧
は確保できる。第１の電極３１下では逆バイアス
なので第１の電極３１の電位がnB領域１５の電位
より低く、従つてnB領域１５の表面に正電荷が誘
起され空乏層は拡がり易い。以上の結果、やはり
耐圧はSiバルク内で規制される程度の高耐圧を確
保できる。本実施例の場合順・逆耐圧とも例えば
400Vである。
低い場合は順・逆バイアス何れにおいてもnB領域
１５側の空乏層は表面付近でG3、G4の電極で拡
げられるので高耐圧を確保できる。第３図の点線
は順バイアス時のnB領域１５及びpB領域１３にお
ける空乏層端の模式図を示す。第３及び第４の電
極３３，３４はnB領域１５よりも低電位なのでこ
れらの電極３３，３４下のnB領域１５の表面には
正電荷が誘発され濃度が低下し空乏層が拡がり易
くなる。第３及び第４の電極３３，３４はpB領域
１３に比べても低電位であるが、pB領域１３はnB
領域１５に比べ不純物濃度が十分大きいので誘発
される正電荷の影響は小さい。これらの結果nB領
域１５の表面において空乏層が拡げられることに
より電界が緩和され、耐圧はSiバルク内で規制さ
れる程度の高耐圧が確保できる。一方、逆バイア
ス時のnB及びpE、pE -における空乏層端の模式図
を第３図に於いて一点鎖線で示したが、第３の電
極３３下では空乏層は同じメカニズムでnB領域１
５側に拡げられる。pE -領域１６では誘発正電荷
により高濃度化し空乏層の拡がりは第３の電極３
３がpE -領域１６上に存在しない場合に比べ小さ
くなるが、nB領域１５側の空乏層が順バイアス時
と同程度拡がるので順バイアス時と同程度の耐圧
は確保できる。第１の電極３１下では逆バイアス
なので第１の電極３１の電位がnB領域１５の電位
より低く、従つてnB領域１５の表面に正電荷が誘
起され空乏層は拡がり易い。以上の結果、やはり
耐圧はSiバルク内で規制される程度の高耐圧を確
保できる。本実施例の場合順・逆耐圧とも例えば
400Vである。
次にG3、G4端子の電位がA2、B2端子の電位よ
りも高い場合であるが、この場合は順・逆バイア
スいずれにおいてもnB領域１５側の表面付近の空
乏層は第３、及び第４の電極３３，３４が表面に
誘発する負電荷により縮められる。順バイアス時
には空乏層は第４図に於ける点線のようになり耐
圧は表面の電界集中で規制されることとなり低下
する。本実施例では例えば約150Vである。一方、
逆バイアス時には第４図の一点鎖線で示す様に、
第３の電極３３下のnB領域１５の表面では空乏層
が縮められるが、第３の電極３３下のpE -領域１
６では逆に誘発負電荷で低濃度化し空乏層が十分
拡げられる。従つて第３の電極３３下の付近での
電界強度はバルス内の電界強度以下にできる。第
１の電極３１下のnB領域１５の表面では逆バイア
スなので第１の電極３１の電位がnB領域１５の電
位より低く、従つてnB領域１５の表面に正電荷が
誘起され空乏層は拡がり易く電界強度は低くでき
る。以上の結果、逆バイアス時の耐圧はSiバルク
内で規制される程度の高耐圧が実現できる。本実
施例では例えば約360Vである。
りも高い場合であるが、この場合は順・逆バイア
スいずれにおいてもnB領域１５側の表面付近の空
乏層は第３、及び第４の電極３３，３４が表面に
誘発する負電荷により縮められる。順バイアス時
には空乏層は第４図に於ける点線のようになり耐
圧は表面の電界集中で規制されることとなり低下
する。本実施例では例えば約150Vである。一方、
逆バイアス時には第４図の一点鎖線で示す様に、
第３の電極３３下のnB領域１５の表面では空乏層
が縮められるが、第３の電極３３下のpE -領域１
６では逆に誘発負電荷で低濃度化し空乏層が十分
拡げられる。従つて第３の電極３３下の付近での
電界強度はバルス内の電界強度以下にできる。第
１の電極３１下のnB領域１５の表面では逆バイア
スなので第１の電極３１の電位がnB領域１５の電
位より低く、従つてnB領域１５の表面に正電荷が
誘起され空乏層は拡がり易く電界強度は低くでき
る。以上の結果、逆バイアス時の耐圧はSiバルク
内で規制される程度の高耐圧が実現できる。本実
施例では例えば約360Vである。
以上のごとく第３及び第４の電極３３，３４の
電位が固定されている時は順バイアス時に150V
以上、逆バイアス時に360V以上の高耐圧を確保
できる。スイツチ１が開いておりG3、G4端子の
電位が固定されていない時は上述の誘発電荷がほ
とんど発生せず耐圧は順バイアス時に約220V、
逆バイアス時に約400Vにできる。
電位が固定されている時は順バイアス時に150V
以上、逆バイアス時に360V以上の高耐圧を確保
できる。スイツチ１が開いておりG3、G4端子の
電位が固定されていない時は上述の誘発電荷がほ
とんど発生せず耐圧は順バイアス時に約220V、
逆バイアス時に約400Vにできる。
なお、本実施例のG3、G4端子とA2・B2端子間
の直流絶縁耐圧は例えば約650Vである。又オン
された後100ｍＡ通電時のA2・B2間の電位差すな
わちオン電圧は約1.3Vであつた。またオン抵抗
は８Ωである。
の直流絶縁耐圧は例えば約650Vである。又オン
された後100ｍＡ通電時のA2・B2間の電位差すな
わちオン電圧は約1.3Vであつた。またオン抵抗
は８Ωである。
実施例 ２
第５図は本発明の第２の実施例を示す概略平面
図、第６図は第５図のＡ−A′概略断面図である。
図、第６図は第５図のＡ−A′概略断面図である。
本実施例に於いて、第１の実施例と異なる点は
次の３点であり、その他はほぼ第１の実施例と同
じである。
次の３点であり、その他はほぼ第１の実施例と同
じである。
(1) pB領域１４は、nB領域と接する主表面付近
に、第６の領域となるpE -領域１６と同じ表面
不純物濃度のpB -（低不純物濃度ｐ型ベース）領
域１８を具備する。pB -領域１８は電界緩和層
として働き、順方向耐圧の向上が図れ、第４の
電極３４の下ではチヤネル領域となる。
に、第６の領域となるpE -領域１６と同じ表面
不純物濃度のpB -（低不純物濃度ｐ型ベース）領
域１８を具備する。pB -領域１８は電界緩和層
として働き、順方向耐圧の向上が図れ、第４の
電極３４の下ではチヤネル領域となる。
(2) 第２の電極３２と第３の電極３３との間に、
pB領域１３の一部と低抵抗接触する第５の電極
３５を設けて、図示しない保護回路と接続す
る。
pB領域１３の一部と低抵抗接触する第５の電極
３５を設けて、図示しない保護回路と接続す
る。
(3) pB -領域１８を設けたことにより、nE領域１
４とpE領域との主表面での距離が90μｍに拡が
る。
４とpE領域との主表面での距離が90μｍに拡が
る。
本実施例のA2、B2端子間のオン動作機構は次
の点を除けば第１の実施例と同じである。
の点を除けば第１の実施例と同じである。
(1) G3、G4端子の電位がA2、B2端子の電位より
も低い場合、pE -領域１８がpB -、nB、pE -で構
成されるｐチヤネルMOSトランジスタ部のド
レインとして作用してA2、B2端子間のオン動
作に寄与する。
も低い場合、pE -領域１８がpB -、nB、pE -で構
成されるｐチヤネルMOSトランジスタ部のド
レインとして作用してA2、B2端子間のオン動
作に寄与する。
(2) G3、G4端子の電位がA2、B2端子の電位より
も高い場合、pB領域１３の他にpB -領域１８も
nB、pB -、pB、nEで構成される。ｎチヤネル
MOSトランジスタのチヤネル部として作用し
A2、B2端子間のオン動作に寄与する。
も高い場合、pB領域１３の他にpB -領域１８も
nB、pB -、pB、nEで構成される。ｎチヤネル
MOSトランジスタのチヤネル部として作用し
A2、B2端子間のオン動作に寄与する。
次に順耐圧に及ぼすpB -領域１８の効果につい
て説明する。第１の実施例では、G3、G4端子の
電位がA2、B2端子の電位よりも高い場合、A2、
B2間を順バイアス時に第３及び第４の電極３３，
３４下のnB領域１５表面付近の空乏層が縮められ
るため順耐圧が例えば約150Vであつた。本実施
例でもnB領域１５の表面付近では第１の実施例と
同様空乏層が縮められるが、第３の電極３３下の
pB -領域１８表面付近では負電荷が誘起されるた
め表面濃度が低下し空乏層が拡がり易くなる。こ
の結果電界強度を大巾に低減できる。一方pB -領
域１８のうち第３及び第４の電極３３，３４下に
ない部分でも不純物濃度が低いことが効を奏して
空乏層が拡がるため表面の接合付近の電界強度が
緩和される。以上の結果順バイアス時の電界集中
が緩和されるので、本実施例の場合順耐圧を例え
ば約360Vに向上できる。
て説明する。第１の実施例では、G3、G4端子の
電位がA2、B2端子の電位よりも高い場合、A2、
B2間を順バイアス時に第３及び第４の電極３３，
３４下のnB領域１５表面付近の空乏層が縮められ
るため順耐圧が例えば約150Vであつた。本実施
例でもnB領域１５の表面付近では第１の実施例と
同様空乏層が縮められるが、第３の電極３３下の
pB -領域１８表面付近では負電荷が誘起されるた
め表面濃度が低下し空乏層が拡がり易くなる。こ
の結果電界強度を大巾に低減できる。一方pB -領
域１８のうち第３及び第４の電極３３，３４下に
ない部分でも不純物濃度が低いことが効を奏して
空乏層が拡がるため表面の接合付近の電界強度が
緩和される。以上の結果順バイアス時の電界集中
が緩和されるので、本実施例の場合順耐圧を例え
ば約360Vに向上できる。
実施例 ３
第７図は本発明の第３の実施例を示す概略平面
図である。第２の実施例と比べるとpB -領域１８
を設けることなしに順方向耐圧を向上せしめるこ
とにより、A2、B2間のオン抵抗を低減した点に
特長がある実施例である。
図である。第２の実施例と比べるとpB -領域１８
を設けることなしに順方向耐圧を向上せしめるこ
とにより、A2、B2間のオン抵抗を低減した点に
特長がある実施例である。
第５図と比較すると明らかなように第３及び第
４の電極３３，３４をくし形にし、且つ第２の電
極３２及び第５の電極３５もくし形にして相互に
かみ合せるようにしている。電極パターンを改良
した点及びpB -領域１８をとり除き且つnE領域１
４とpE領域１２間の距離を約75μｍとした点以外
は第２の実施例と同じである。
４の電極３３，３４をくし形にし、且つ第２の電
極３２及び第５の電極３５もくし形にして相互に
かみ合せるようにしている。電極パターンを改良
した点及びpB -領域１８をとり除き且つnE領域１
４とpE領域１２間の距離を約75μｍとした点以外
は第２の実施例と同じである。
まず耐圧について説明する。A2、B2間が順バ
イアス時にはnB領域１５上に張り出した第２及び
第５の電極３２，３５はフイールドプレートとし
て作用しnB領域１５表面の電界集中を緩和する。
これは第２及び第５の電極３２，３５の電位がnB
領域１５の電位よりも低いためnB領域１５の表面
に正電荷が誘起されnB領域１５の表面濃度が低減
することによる。一方、A2、B2間が順バイアス
時に第３及び第４の電極３３，３４の電位が第１
及び第２の極３１，３２の電位より高いと耐圧が
低いことを第１の実施例の中で説明した。これは
第３及び第４の電極３３，３４によりnB領域１５
の表面に負電荷が誘起されることに起因してい
た。しかるに、本実施例では第３及び第４の電極
３３，３４と第２及び第５の電極３２，３５をく
し形にしてかみ合せた結果、上記のnB領域１５の
表面に第３及び第４の電極３３，３４により誘起
された負電荷がnB領域１５に延在する第２及び第
５の電極３２，３５による横方向のもれ電界によ
り表面から排斥される。A2、B2間がオフ状態に
あり高電圧が印加された順バイアス時にはA2端
子の電位すなわちnB領域１５の電位はB2端子の
電位よりも十分高く、G3、G4端子の電位により
近い値である。従つて第３及び第４の電極３３，
３４により誘起される負電荷は第２及び第５の電
極３２，３５によりほぼ完全に排斥されるわけで
ある。この結果nB領域１５の表面が低濃度化し空
乏層が拡がり易くなり、高耐圧を実現できるわけ
である。
イアス時にはnB領域１５上に張り出した第２及び
第５の電極３２，３５はフイールドプレートとし
て作用しnB領域１５表面の電界集中を緩和する。
これは第２及び第５の電極３２，３５の電位がnB
領域１５の電位よりも低いためnB領域１５の表面
に正電荷が誘起されnB領域１５の表面濃度が低減
することによる。一方、A2、B2間が順バイアス
時に第３及び第４の電極３３，３４の電位が第１
及び第２の極３１，３２の電位より高いと耐圧が
低いことを第１の実施例の中で説明した。これは
第３及び第４の電極３３，３４によりnB領域１５
の表面に負電荷が誘起されることに起因してい
た。しかるに、本実施例では第３及び第４の電極
３３，３４と第２及び第５の電極３２，３５をく
し形にしてかみ合せた結果、上記のnB領域１５の
表面に第３及び第４の電極３３，３４により誘起
された負電荷がnB領域１５に延在する第２及び第
５の電極３２，３５による横方向のもれ電界によ
り表面から排斥される。A2、B2間がオフ状態に
あり高電圧が印加された順バイアス時にはA2端
子の電位すなわちnB領域１５の電位はB2端子の
電位よりも十分高く、G3、G4端子の電位により
近い値である。従つて第３及び第４の電極３３，
３４により誘起される負電荷は第２及び第５の電
極３２，３５によりほぼ完全に排斥されるわけで
ある。この結果nB領域１５の表面が低濃度化し空
乏層が拡がり易くなり、高耐圧を実現できるわけ
である。
本実施例では第２及び第５の電極３２，３５と
第３及び第４の電極３３，３４との間隔を例えば
約8μｍとしたところ約370Vの順耐圧を実現でき
る。なお逆耐圧はくし形構造にしたことによる影
響はみられず約400Vである。
第３及び第４の電極３３，３４との間隔を例えば
約8μｍとしたところ約370Vの順耐圧を実現でき
る。なお逆耐圧はくし形構造にしたことによる影
響はみられず約400Vである。
なお本実施例ではpB -領域１８を削除しnE領域
１４と、pE領域１２との間の距離を約75μｍ縮め
た結果、オン抵抗を小さくできる。すなわち例え
ば、30ｍＡ通電時のオン抵抗は約６Ωであり、第
２の実施例に比べ約1.5Ω小さい。
１４と、pE領域１２との間の距離を約75μｍ縮め
た結果、オン抵抗を小さくできる。すなわち例え
ば、30ｍＡ通電時のオン抵抗は約６Ωであり、第
２の実施例に比べ約1.5Ω小さい。
実施例 ４
第８図は本発明になる第４の実施例を示す概略
断面図である。第２の実施例と比較すると以下の
４点以下はほぼ同じである。
断面図である。第２の実施例と比較すると以下の
４点以下はほぼ同じである。
(1) pE -領域１６に対向する位置にのみpB -領域１
８を形成した点、 (2) nE１４，pB１３，pB -１８，nB１５より構成
されるｎチヤネルMOS・FETのチヤネル部が
pE -領域１６に対向する位置に形成されるよう
に第３の電極３３を設け、且つ第３及び第４の
電極を接続し、一体化した点、 (3) pB -領域１８が存在しないpB領域１３周辺の
nB領域１５上には第２の実施例の第１の電極３
１と同じ考え方で第５の電極３５もしくは第２
の電極３２を延在させた点、 (4) 急峻な電圧ノイズに対する保護回路（図示せ
ず）接続用の第５の電極３５のコンタクト部を
pE領域１２に対向しない側のpE領域１３上に設
け、nE領域１４、pE領域１２間距離を55μｍに
縮めた点。
８を形成した点、 (2) nE１４，pB１３，pB -１８，nB１５より構成
されるｎチヤネルMOS・FETのチヤネル部が
pE -領域１６に対向する位置に形成されるよう
に第３の電極３３を設け、且つ第３及び第４の
電極を接続し、一体化した点、 (3) pB -領域１８が存在しないpB領域１３周辺の
nB領域１５上には第２の実施例の第１の電極３
１と同じ考え方で第５の電極３５もしくは第２
の電極３２を延在させた点、 (4) 急峻な電圧ノイズに対する保護回路（図示せ
ず）接続用の第５の電極３５のコンタクト部を
pE領域１２に対向しない側のpE領域１３上に設
け、nE領域１４、pE領域１２間距離を55μｍに
縮めた点。
本実施例では第３及び第４の電極３３下の電界
集中を第２の実施例と同じようにpB -領域１８で
緩和できるためほぼ同じ耐圧、すなわち例えば順
耐圧約365V、逆耐圧約400Vがえられる。一方、
オン抵抗（30ｍＡ通電時）はnE領域１４、pE領域
１２間が縮まつた結果、約３Ω小さい4.5Ω程度
に低減できる。
集中を第２の実施例と同じようにpB -領域１８で
緩和できるためほぼ同じ耐圧、すなわち例えば順
耐圧約365V、逆耐圧約400Vがえられる。一方、
オン抵抗（30ｍＡ通電時）はnE領域１４、pE領域
１２間が縮まつた結果、約３Ω小さい4.5Ω程度
に低減できる。
実施例 ５
第９図は本発明の第５の実施例になる概略断面
図である。
図である。
本実施例で第１図に示す第１の実施例と異なる
点は、pE -領域がない点のみで、その他は第１の
実施例と同じである。
点は、pE -領域がない点のみで、その他は第１の
実施例と同じである。
実施例 ６
第１０図は本発明の第６の実施例になる概略断
面図である。
面図である。
本実施例で、第９図に示す第５の実施例と異な
る点は、第４の領域であるpE領域１２がnB領域１
５を囲む様に設けられ、かつ第１の電極３１が半
導体基体２３の他方の主表面２４に設けられる点
である。
る点は、第４の領域であるpE領域１２がnB領域１
５を囲む様に設けられ、かつ第１の電極３１が半
導体基体２３の他方の主表面２４に設けられる点
である。
pE領域１２、pB領域１３、nE領域１４の接合深
さは各々約25μｍ、約25μｍ、約15μｍである。nB
領域１５の不純物濃度は１×1014cm-2である。第
４の電極３４の下のpB領域１３はガリウムのみの
拡散で形成しており、その他のpB領域１３やpE領
域１２及びｐ領域１２−１はボロンのみ又はボロ
ンとガリウムの２重拡散で形成してある。周知の
ごとくガリウムはアウト・デイヒユージヨンが顕
著であるので表面付近の濃度は低くできる。従つ
て低いゲート電圧でｎチヤネルを形成することが
できる。本実施例では第４の電極３４下の表面付
近の濃度を約５×1015cm-2である。G3、G4端子を
接続した場合A2、B2端子間をオンさせるにはG3、
G4端子電圧を15Vにする必要がある。但しnE領域
１４とpB領域１３との間には6KΩの外部抵抗を
接続している。本実施例ではA2、B2端子間に5A
通電時のオン電圧は例えば約1.35Vである。又
A2、B2端子間の順・逆阻止電圧は約200V、G2・
G3端子とA2・B2端子間の絶縁耐圧は約800Vであ
る。
さは各々約25μｍ、約25μｍ、約15μｍである。nB
領域１５の不純物濃度は１×1014cm-2である。第
４の電極３４の下のpB領域１３はガリウムのみの
拡散で形成しており、その他のpB領域１３やpE領
域１２及びｐ領域１２−１はボロンのみ又はボロ
ンとガリウムの２重拡散で形成してある。周知の
ごとくガリウムはアウト・デイヒユージヨンが顕
著であるので表面付近の濃度は低くできる。従つ
て低いゲート電圧でｎチヤネルを形成することが
できる。本実施例では第４の電極３４下の表面付
近の濃度を約５×1015cm-2である。G3、G4端子を
接続した場合A2、B2端子間をオンさせるにはG3、
G4端子電圧を15Vにする必要がある。但しnE領域
１４とpB領域１３との間には6KΩの外部抵抗を
接続している。本実施例ではA2、B2端子間に5A
通電時のオン電圧は例えば約1.35Vである。又
A2、B2端子間の順・逆阻止電圧は約200V、G2・
G3端子とA2・B2端子間の絶縁耐圧は約800Vであ
る。
本実施例は縦構造であり第１の電極３１をヒー
トシンクに直接コンタクトできるので熱抵抗を小
さくできる。このため電力損失を小さくできると
いう特徴がある。
トシンクに直接コンタクトできるので熱抵抗を小
さくできる。このため電力損失を小さくできると
いう特徴がある。
以下、本実施例によればpEnBpBnE素子をｎ、ｐ
両チヤネルのMOS・FETで駆動できるようにし
た結果モノリシツク構造で光結合サイリスタと同
じ機能を実現でき且つ制御電流を大巾に低減でき
る。さらにゲート電極下にpE領域により低不純物
濃度のpE -領域を（場合によつてはpB側にもpBよ
り低濃度のpB -も）設けることにより、逆耐圧
（場合によつては順耐圧）を著しく向上できる。
両チヤネルのMOS・FETで駆動できるようにし
た結果モノリシツク構造で光結合サイリスタと同
じ機能を実現でき且つ制御電流を大巾に低減でき
る。さらにゲート電極下にpE領域により低不純物
濃度のpE -領域を（場合によつてはpB側にもpBよ
り低濃度のpB -も）設けることにより、逆耐圧
（場合によつては順耐圧）を著しく向上できる。
本発明は以上の実施例に限定されるものではな
く同じ思想にもとづき各種の変形・応用が可能な
ことは当業者に自明なことである。
く同じ思想にもとづき各種の変形・応用が可能な
ことは当業者に自明なことである。
本発明によれば、モノリシツク構造で制御部と
主駆動部を直流的に絶縁できるとともに、ユニポ
ーラ素子の電位がフローテイング状態にあつても
確実に制御でき、その制御電流も小さくでき、か
つ高集積な半導体装置を得ることができる。
主駆動部を直流的に絶縁できるとともに、ユニポ
ーラ素子の電位がフローテイング状態にあつても
確実に制御でき、その制御電流も小さくでき、か
つ高集積な半導体装置を得ることができる。
第１図は本発明の第１の実施例を示す概略断面
図、第２図は従来例を示す回路図、第３図及び第
４図は第１の実施例の効果を説明するための概略
断面図、第５図及び第６図は本発明の第２の実施
例を示す概略平面図及び概略断面図、第７図は本
発明の第３の実施例を示す概略平面図、第８図は
本発明の第４の実施例を示す概略断面図、第９図
は本発明の第５の実施例を示す概略断面図、第１
０図は本発明の第６の実施例を示す概略断面図で
ある。 １２……pE領域、１３……pB領域、１４……nE
領域、１５……nB領域、３１……第１の電極、３
２……第２の電極、３３……第３の電極、３４…
…第４の電極。
図、第２図は従来例を示す回路図、第３図及び第
４図は第１の実施例の効果を説明するための概略
断面図、第５図及び第６図は本発明の第２の実施
例を示す概略平面図及び概略断面図、第７図は本
発明の第３の実施例を示す概略平面図、第８図は
本発明の第４の実施例を示す概略断面図、第９図
は本発明の第５の実施例を示す概略断面図、第１
０図は本発明の第６の実施例を示す概略断面図で
ある。 １２……pE領域、１３……pB領域、１４……nE
領域、１５……nB領域、３１……第１の電極、３
２……第２の電極、３３……第３の電極、３４…
…第４の電極。
Claims (1)
- 【特許請求の範囲】 １ 一対の主表面を有し、一方の主表面に露出す
る第１導電型の第１の領域、第１の領域との間に
形成される第１のpn接合が一方の主表面に終端
する様に第１の領域内に形成される第２導電型の
第２の領域と、第２の領域との間に形成される第
２のpn接合が一方の主表面に終端する様に第２
の領域内に形成される第１導電型の第３の領域、
第１の領域との間に形成される第３のpn接合が
第１のpn接合から離れて一方の主表面に終端す
る様に形成される第２導電型の第４の領域を有す
る半導体基体と、第４の領域に低抵抗接触する第
１の電極と、第３の領域に低抵抗接触する第２の
電極と、一方の主表面に於いて絶縁膜を介して第
２の領域及び第４の領域上に延在する様に第１の
領域上に設けられる第３の電極と、一方の主表面
に於いて絶縁膜を介して第１の領域及び第３の領
域上に延在する様に第２の領域上に設けられる第
４の電極と、を具備し、第３の電極及び第４の電
極には第１の電極及び第２の電極に対し、その下
の第２の領域及び第１の領域表面にチヤネルを形
成するに十分な電圧値だけ異なる電圧が同時に印
加され、第１の電極及び第２の電極は接地電位に
対してフローテイング状態で使用されることを特
徴とする半導体装置。 ２ 特許請求の範囲第１項に於いて、第４の領域
は、第１の領域内に設けられることを特徴とする
半導体装置。 ３ 特許請求の範囲第１項に於いて、第４の領域
は、第１の領域を囲む様に設けられることを特徴
とする半導体装置。 ４ 特許請求の範囲第１項に於いて、第４の領域
は、第２の領域に対向する領域に低不純物濃度の
第５の領域を有することを特徴とする半導体装
置。 ５ 特許請求の範囲第１項または、第４項に於い
て、第２の領域は、第１の領域と接する一方の主
表面付近に低不純物濃度の第６の領域を有するこ
とを特徴とする半導体装置。 ６ 特許請求の範囲第５項に於いて、第５の領域
と第６の領域との不純物濃度はほぼ等しいことを
特徴とする半導体装置。 ７ 特許請求の範囲第１項または第２項に於い
て、第１の電極、第２の電極、第３の電極、第４
の電極は一方の主表面に設けられることを特徴と
する半導体装置。 ８ 特許請求の範囲第３項に於いて、第２の電
極、第３の電極、第４の電極は一方の主表面に設
けられ、第１の電極は他方の主表面に設けられる
ことを特徴とする半導体装置。 ９ 特許請求の範囲第１項に於いて、第２の領域
の一部と低抵抗接触する第５の電極を具備するこ
とを特徴とする半導体装置。 １０ 特許請求の範囲第１項に於いて、第３の電
極と第４の電極とは一体化されることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13106984A JPS6112072A (ja) | 1984-06-27 | 1984-06-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13106984A JPS6112072A (ja) | 1984-06-27 | 1984-06-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6112072A JPS6112072A (ja) | 1986-01-20 |
| JPH0217940B2 true JPH0217940B2 (ja) | 1990-04-24 |
Family
ID=15049270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13106984A Granted JPS6112072A (ja) | 1984-06-27 | 1984-06-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6112072A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065639Y2 (ja) * | 1986-03-20 | 1994-02-09 | 松下電器産業株式会社 | コンタクトピン |
| JPH06103745B2 (ja) * | 1989-10-06 | 1994-12-14 | 株式会社東芝 | 集積回路素子 |
| US5016076A (en) * | 1990-02-28 | 1991-05-14 | At&T Bell Laboratories | Lateral MOS controlled thyristor |
| EP0466998B1 (en) * | 1990-07-20 | 1994-11-02 | The Goodyear Tire & Rubber Company | Tire treads |
| DE10111462A1 (de) | 2001-03-09 | 2002-09-19 | Infineon Technologies Ag | Thyristorstruktur und Überspannungsschutzanordnung mit einer solchen Thyristorstruktur |
| JP2003100374A (ja) * | 2001-09-26 | 2003-04-04 | Yokowo Co Ltd | スプリングコネクタ |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5061188A (ja) * | 1973-09-24 | 1975-05-26 | ||
| JPS5093379A (ja) * | 1973-12-19 | 1975-07-25 | ||
| JPS56155570A (en) * | 1980-05-02 | 1981-12-01 | Fujitsu Ltd | Semiconductor device |
| JPS5832459A (ja) * | 1981-08-20 | 1983-02-25 | Nec Corp | 半導体装置 |
| JPS58125871A (ja) * | 1981-12-16 | 1983-07-27 | ゼネラル・エレクトリツク・カンパニイ | 多セル形サイリスタ |
-
1984
- 1984-06-27 JP JP13106984A patent/JPS6112072A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5061188A (ja) * | 1973-09-24 | 1975-05-26 | ||
| JPS5093379A (ja) * | 1973-12-19 | 1975-07-25 | ||
| JPS56155570A (en) * | 1980-05-02 | 1981-12-01 | Fujitsu Ltd | Semiconductor device |
| JPS5832459A (ja) * | 1981-08-20 | 1983-02-25 | Nec Corp | 半導体装置 |
| JPS58125871A (ja) * | 1981-12-16 | 1983-07-27 | ゼネラル・エレクトリツク・カンパニイ | 多セル形サイリスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6112072A (ja) | 1986-01-20 |
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