JPH043115B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は一般的には半導体電力切換装置に関
し、より詳細にはサイリスタとその製造方法に関
する。

（従来の技術） マイクロエレクトロニツク半導体装置は、電力
切換のような電流制御機器によく用いられてい
る。半導体電力装置は大部分と言つていい程電力
切換の利用に於ける機械的なリレーに取つて替つ
た。電力切換の利用に適する半導体装置は、バイ
ポーラ接合形トランジスタ、接合形電界効果トラ
ンジスタ（JFET）、絶縁ゲート形電界効果トラ
ンジスタ（IGFET）、及び特に「サイリスタ」と
称される半導体制御整流器等を備える。

特定用途に対する半導体電力切換装置の適合度
は主に装置の電気特性及び回路の要件に依存して
いる。装置が、回路において適切に機能するため
に一定の最小切換速度あるいは最小阻止電圧を与
えることは必要である。幾つかの用途に於いて装
置が集積回路の他の素子と容易に集積化でき得る
かどうかを考慮することは重要である。集積回路
もしくは「IC」は、半導体材料の結晶質の「チ
ツプ」内に形成される相互に接続された受動回路
素子と能動回路素子との組立体である。バツチ加
工により数多くの同一チツプが、一連のドーピン
グ、マスキング及びエツチング技術を用いて低コ
ストで製造可能となつている。装置の設計及びそ
の製造手順の双方とも他の回路素子との集積化の
適合性を決定するうえで重要である。

自動推進移動体用の電力切換では一般に約10〜
100アンペアの電流で通常10〜100ボルトの直流の
低電圧を必要とする。自動推進体の用途では、低
い正電圧と低い電流で制御でき得るスイツチであ
り且つ典型的な自動推進体の回路との両立性の為
にカソード接地を有する切換器を設けることは望
ましい。また、コスト削減のために低い「オン」
抵抗と高い電流密度を有する電力切換器を設ける
ことも好ましい。サイリスタはこれらの属性の多
くを有しているので、自動推進体の回路構成には
重要である。

一般的に、サイリスタは多層pnpn構造を与え
るようにドープされる指定領域を有している。オ
ン状態では、サイリスタは再生トランジスタ作用
によつて特徴づけられる。動作上、サイリスタの
pnpn構造は電気的にはpnpトランジスタとnpnト
ランジスタとを組合わせたものと類似している。
pnp構造のエミツタ・ベース接合部が適当な電圧
で順方向にバイアスされると、pnpトランジスタ
はオンになる。順方向にバイアスされるnpnトラ
ンジスタのエミツタ・ベース接合部を横切るnpn
トランジスタのベース内への注入用正孔がpnpト
ランジスタ作用によつて与えられるようトランジ
スタは配置される。pnpトランジスタ作用によつ
て生成される正孔電流はベース駆動をnpnトラン
ジスタに提供する。これによつてnpnトランジス
タはオンとなる。この二つのトランジスタの電流
利得アルフアの和が１を超える場合再生切換が起
きてサイリスタは「ラツチ」される。ゲート制御
サイリスタでは、１つもしくはそれ以上の絶縁ゲ
ート構造の作用によつてターン・オンが開始され
る。

本出願人による日本国特許出願の特開昭第60−
263465号及び米穀特許第4630092号、第4636830号
に於いて、サイリスタをオンオフさせる多重絶縁
ゲート電極を有する新規の縦型サイリスタが開示
されている。この種のサイリスタの横型例は付加
的に開示されているだけである。これら縦型複式
ゲート・サイリスタは特に自動推進体の用途での
電気切換に適している。更に、サイリスタのター
ン・オフを加速させるために電流を制限する接合
形電界効果の「ピンチ抵抗」によつて容易にター
ン・オフが達成される。しかし、幾つかの適用例
では、縦型複式ゲート・サイリスタの構造は、他
の回路素子と集積するための横型の構造よりも好
ましくない。一般的に、制御・論理装置と縦型複
式ゲートサイリスタの構造との集積化では、これ
ら回路素子をサイリスタ体の各部に形成すること
が必要とされる。しかし、動作中、サイリスタ体
は常に何がしかの電位を有している。すなわち、
順方向素子状態及び順方向導通状態では、サイリ
スタ体の各部は充電される。従つて、論理・制御
構造体のような他の回路素子がサイリスタ体に形
成される時、これら存在する充電は考慮されなけ
ればならない。従つて、論理・制御構造体との集
積が可能となるように半導体層内で電気絶縁され
る複式ゲート・サイリスタを提供することは好ま
しであろう。

（発明が解決しようとする問題点） 本発明の目的は、一つの絶縁ゲートによりオン
され且つ別の絶縁ゲートによりオフされ、単一半
導体層に於ける論理・制御回路素子との集積化し
たサイリスタの如き半導体電力切換装置を提供す
ることである。

この目的の為に、本発明に係わる半導体電力切
換装置及びその製造方法は、特許請求の範囲第１
項及び第１５項のそれぞれの特徴部分に於いて明
示された特徴により特徴づけられる。

本発明は、バイポーラ再生切換装置のオン状態
の低い比抵抗特性を有し且つ半導体の本体の中で
電気絶縁されている複式ゲート・サイリスタを提
供し、更にこのようなサイリスタの製造方法を提
供する。

本発明はまた、サイリスタをターン・オンさせ
る一方の絶縁ゲート構造とサイリスタをターン・
オフさせるもう一方の絶縁構造とを有し、制御・
論理回路と集積するサイリスタであつて、電流を
制限するために特定領域の電気抵抗を増大させる
ことでターン・オフが一部分達成されるサイリス
タを提供する。

（問題点を解決するための手段） 本発明に基づいて、誘電体の埋込層により半導
体層から電気絶縁されるサイリスタが提供され
る。本発明は、第１の絶縁ゲート形電界効果トラ
ンジスタ構造体の一部であるターン・オン用の一
方のゲートと第２の絶縁ゲート形電界効果トラン
ジスタ構造体の一部であるターン・オフ用のもう
一方のゲートとを形成する材料の隣接領域を有す
る横方向に配設されたサイリスタを備える。該サ
イリスタは更に、サイリスタのターン・オフを加
速させる縦方向及び横方向のピンチ抵抗を生成す
る為、対向した空乏領域間に電流を制限する電流
制限部を備える。

本発明はまた、本発明に係わる横方向の複式ゲ
ート・サイリスタの製造方法を包含する。実質的
には、電気絶縁半導体材料の領域は半導体の基体
の一つの表面内に溝をエツチングし且つ該基体表
面及び溝側壁に横たわるＮ＋半導体材料層を形成
することにより半導体基体から形成される。この
Ｎ＋層は次に埋込層となる。次に、ポリシリコン
層がＮ＋層上に形成され、更に誘電体層を形成す
るために酸化される。厚いポリシコン層が、溝内
に完全に充填するよう溝が形成された表面上に析
出された後、溝形成面と対向する基体表面が、溝
部先端がＮ＋埋込層を越して除去されるまで仕上
げ研磨される。これにより、半導体材料の誘電絶
縁領域のアレイが形成される。これら島状部の少
なくとも一つに於いて、中央に配設されたＰ領域
が形成される。このＰ領域を取り囲むＮ＋材料の
横方向環状部が、該Ｎ＋環状部をＮ＋埋込層に電
気接続させる少なくとも一つのＮ＋の細長い片と
共に作製される。Ｐ領域中央に配設されたＮ＋半
導体領域のカソードはＮ＋環状部を形成するステ
ツプ中に設けられる。あるいは選択的に、カソー
ドは次のステツプで形成し得る。次に二つの同心
円Ｐ領域が形成され、その一方はアノードとして
用いられ、他方はサイリスタをターン・オフする
為に用いられIGFET用のチヤンネルとして用い
られる。低電気抵抗接点領域がアノードに形成さ
れる。次に、ターン・オフ用IGFETのドレイン
として作用するＮ＋領域が他方の同心円Ｐ領内に
その全体が形成される。次に、誘電体層がドープ
されたばかりの電気絶縁領域の表面上に形成さ
れ、更にポリシリコン層が該誘電体上に形成され
る。ポリシリコンはドナー不純物のブランケツト
（blanket）拡散と共に高濃度にドープされる。次
に、サイリスタは第１組の絶縁ゲート及び第２組
のゲートを形成する為にパターン形成され且つ金
属被覆される。前記第１組の絶縁ゲートはサイリ
スタをターン・オフするためにカソードと環状部
とを容量接続し、第２組のゲートは環状部とター
ン・オフ用IGFETのドレインを容量結合させる
ことでサイリスタをターン・オフするよう用いら
れる。完成したサイリスタは次に燐珪酸塩ガラス
層で被覆され、該燐珪酸塩ガラス層に接点窓が開
口されそれに応じて金属被覆される。

（実施例） 本発明を以下の説明及び添付図面を参照しつつ
例を挙げて説明する。本発明に基づき、図面中第
１図及び第２図をを参照するに、本発明の一実施
例ではポリシリコン基体２０が設けられる。埋込
誘電体層２２はポリシリコン基体２０内にその一
部が延在する。埋込誘電体層２２は電気絶縁領域
を画定し、該領域は電気絶縁サイリスタ・セル２
４を画定している。本発明のサイリスタを周辺材
料から電気絶縁することにより、単一チツプ内で
の制御・論理素子等の装置との集積化が可能とな
る。更に詳細に説明する如く、複数の電気絶縁サ
イリスタ・セル２４は同時作製され、この際制
御・論理装置は単一薄層内に於いて本発明のサイ
リスタと共に構成され得るものである。

埋込誘電体層２２上には低抵抗の埋込層２６を
形成する、高レベルにドープされた半導体材料の
層が配設されている。電気絶縁サイリスタ・セル
２４は更にサイリスタ体２８を備える。該サイリ
スタ体２８は低抵抗埋込層２６と同じ導電型の半
導体材料で形成されるが、更に高い電気抵抗材
料、例えば、Ｎ＋型低抵抗埋込層２６を有する装
置に於けるＮ−材料のようなもので形成される。
サイリスタ体２８は基体２０内に配設され且つそ
れと電気的に絶縁された半導体材料の領域、即ち
閉じ込み領域２９を備える。該領域２９はサイリ
スタ体２８と同一導電型及び同一のドーパント濃
度を有する。本発明に於いて使用に適切な材料全
てについて言えば、半導体層はマイクロエレクト
ロニツク装置級の純度を有すべきである。

チヤンネル部３１を有する半導体材料にて形成
された島状部３０は、サイリスタ体２８の表面内
中央に配設されている。島状部３０及びチヤンネ
ル部３１は、サイリスタ２８とは逆の導電型を有
する半導体材料、例えばＮ−型サイリスタ体２８
を有する装置に於けるＰ型材料などで形成されて
いる。島状部３０は、全体としてサイリスタ体２
８の周辺部の内側に存在して下方に延びているが
低抵抗埋込層２６からは離れている。島状部３０
は高濃度にドープされた半導体材料の環状部３２
に取り囲まれており、該環状部３２は、第１図か
ら良くわかる通り、その一部は横方向外方にはサ
イリスタ体２８内に、更にその一部は横方向内方
には島状部３０内に延在している。環状部３２の
深さにより、横方向ピンチ抵抗が発生する島状部
の部分、すなわち電流制限部３４といわれるのが
画定されている。環状部３２は低抵抗埋込層２６
と同一導電型を有する半導体材料にて形成され、
その深さは他の要素と共にサイリスタの阻止電圧
及びターン・オフの特徴を決定づけている。

第２図からわかる通り、環状部３２は細長い片
（strip）３６を介して低抵抗埋込層２６と電気的
に連結している。低抵抗材料の細長い片３６は環
状部３２及び低抵抗埋込層２６と同一の導電型、
すなわち本実施例ではＮ＋型となつている。細長
い片３６はサイリスタ体２８の表面に沿つて横方
向に延在し、且つ低抵抗埋込層２６と環状部３２
とを電気的に接続せしめている。これら三つの構
造体、すなわち低抵抗埋込層２６、環状部３２及
び細長い片３６の相互連結により、本発明では電
気的には「浮動性」である単一低抵抗構造体３７
が形成されている。つまり、該単一低抵抗構造体
３７は直接端子接点を持たず、隣接領域に加えら
れる電位に従つて「浮動する」。

島状部３０内中央には更に小さく浅い領域が配
設されている。該領域は島状部３０とは逆の導電
型の半導体領域で形成されており、サイリスタ・
カソード３８を画定している。第１図では、サイ
リスタ・カソード３８は全体として島状部３０内
に配設される単一領域として示されている。サイ
リスタ・カソード３８と島状部３０との界面に形
成されている冶金接合部はＪ１にて表示される
pn接合部である。

第３図に示す択一実施例では、サイリスタ・カ
ソード３８は一連の矩形の細長い片３８ａとして
設計されている。サイリスタ・カソード３８を幾
つかの分離部に分割することでその注入効率は上
昇する。これはエミツタの端部が大きく増加する
為である。従つて、サイリスタ・カソード・アレ
イを形成し且つそれらをメタライゼーシヨンでも
つて並列接続することで、極めて少量のシリコン
を用いて大きなエミツタの端部が得られる。これ
は、理解される如く、所望とされるならば更に大
きな分路抵抗を見込んでおり、且つ注入効率に干
渉する電界ライン・クランプを減少させている。
サイリスタ体２８と関連する島状部３０と環状部
３２との界面では、第１図に於いて表示されるよ
うに単一隣接pn接合部即ちＪ２が形成される。

前述の如く、環状部３２は島状部３０の電流制
限部３４を取り囲んでいる。環状部３２と島状部
３０との接合部で形成される横方向空乏領域は電
流制限部３４を通る正孔電流の流れを制限してい
る。また、この横方向ピンチ抵抗は本発明のサイ
リスタのターンオン・オフ機構の一部を構成して
いる。電流を制限する空乏領域は環状部３２の内
周部から横方向へ電流制限部３４内に延在してい
る。サイリスタが順方向導通状態にある時、正孔
電流がサイリスタ・カソード３８に達つする為に
は電流制限部３４を通過しなければならない。従
つて、電流は、電流制限部３４に於いて環状部３
２で正孔集中度を減少させることでピンチ・オフ
される。この横方向ピンチ抵抗に加えて、サイリ
スタ体２８内に於いて島状部３０と定抵抗埋込層
２６との間に位置する第２電流制限部４０を流れ
る電流を制限することでサイリスタのターン・オ
フが更に得られる。本願明細書に於いて更に詳細
に説明される通り、第２電流制限部４０を流れる
電流は、ターン・オフ中に２つの対向電界間で生
成される縦方向ピンチ抵抗により制限される。こ
れら縦方向の電界の第１のものは接合部Ｊ２から
発つしている。第２の電界は低抵抗埋込層２６と
サイリスタ体２８との接合部で形成されている。
サイリスタが順方向導通状態にて作動されると、
サイリスタ体２８は正孔及び電子で高変調され
る。ターン・オフ期間中、この高変調領域（サイ
リスタ体２８）と低抵抗埋込層２６との界面に於
いて、正孔集中度を再び減少させることで電流を
制限する電界効果が現われる。

第２図に示す通り、サイリスタ体２８の外辺部
に、島状部３０のそれぞれの対向側の二つの略Ｕ
字状領域にて構成されるアノード４２が配設され
ている。基本的には、アノード４２は領域30を取
り囲む材料の単一環状体であるが、本発明のこの
特定実施例ではアノード４２は細長い片３６によ
つて半分づつ分割される。尚、アノード４２の各
区分の端部はこの細長い片３６から離間してい
る。第１図からわかる通り、サイリスタ体２８の
表面内に配設されており、サイリスタ体２８とは
逆の導電型、すなわち本実施例ではＰ型を有して
いる。低抵抗材料で形成された更に小さく浅い閉
じ込み領域４４はアノード４２内に配設されてい
る。これによりアノード４２とそれに続く接点メ
タライゼーシヨンとの間でより良好な低電気抵抗
を確立している。本実施例ではアノード４２と閉
じ込み領域４４とはｐ型材料である。アノード４
２とサイリスタ体２８との界面での冶金接合部は
Ｊ３で表示される。

サイリスタ体２８の表面に一体部４６を有する
アノードIGFETチヤンネル４５はその形状がア
ノード４２と類似する。第２図からわかる通り、
アノードIGFETチヤンネル４５は半導体材料で
形成され２つのＵ字形区画部で構成されており、
該区画部はアノード４２と環状部３２間で且つそ
れらと離間してサイリスタ体２８の表面内に配設
されている。アノードIGFETチヤンネル４５は
サイリスタ体２８と共にpn接合部４７を形成し
ている。アノードIGFETチヤンネル４５の各区
画部の端部は、アノード４２の構成と類似して細
長い片３６から離間している。アノードIGFET
チヤンネル４５はサイリスタ体２８とは逆の導電
型を有する半導体材料で形成されている。第１図
からわかる通り、アノードIGFETチヤンネル４
５は下方に延在してその一部はサイリスタ体２８
内に入つている。アノードIGFETチヤンネル４
５と同じ形状を有するアノードIGFETドレイン
４８はアノードIGFEチヤンネル４５内にすつぽ
りと配設されている。アノードIGFETドレイン
４８はサイリスタ体２８と同一の導電型を有する
半導体材料で形成されているが、それよりも高濃
度にドープされている。

二酸化珪素層（第２図及び第３図では図示せ
ず）は電気絶縁サイリスタ・セル２４上に配設さ
れる。各種構造体は二酸化珪素層５０及びそれに
続く層に穿設された接点孔を介してアクセスされ
る。更に、二酸化珪素層５０はサイリスタ
IGFET構造体用の誘電体層として用いられる。
ここに於いてはポリシリコンの電極層５１（第２
図及び第３図では図示せず）は、二酸化珪素層５
０上に配設されている。環状部３２の内辺部とサ
イリスタ・カソード３８の外辺部との間に存する
電極層５１のその部分は、サイリスタをターン・
オンさせる為に用いられるゲート電極５２を形成
する。

もう一方のゲート電極５４は、二酸化珪素層５
０上に配設され且つアノードIGFEドレイン４８
と環状部３２の外辺部との間に位置するよう設け
られている。該ゲート電極５４はサイリスタをタ
ーン・オフする為に用いられるゲートを形成す
る。ゲート電極５２及び５４は作動中に相互に容
量結合する領域と良く重なりが一致すべきであ
る。フイールド・プレート５６はアノード４２と
アノードIGFETドレイン４８との間に於いて、
二酸化珪素層５０上に横たわるように設けられて
いる。フイールド・プレート５６は、電界の過度
な集中によつて起きる電圧破壊を防ぐのに役立
つ。

二酸化珪素層５０と電極層５１とが横たわつて
いる電気絶縁サイリスタ・セル２４の表面は、装
置構造体をアクセスする為に設けられた接点窓部
を有する燐珪酸塩ガラス層（図示せず）で覆われ
ている。メタライゼーシヨン層（図示せず）は、
サイリスタ・カソード３８、アノード４２、ゲー
ト電極５２及び５４用の個別な金属接点を設ける
よう塗膜され且つパターン形成される。かくし
て、本発明のこの実施例では、アノードIGFET
ドレノン４８に連結されたアノード４２を有する
四端子装置が提供される。典型的な自動推進体へ
の適用では、サイリスタ・カソード３８は接地さ
れる。

第１図及び第２図、そして特に本発明を概略的
に示す第４図を参照してみるに、（横方向複式ゲ
ート型である）サイリスタは、アノード４２が
pnpエミツタであり、島状部３０がコレクタであ
り、更に単一低抵抗構造体３７がサイリスタ体２
８と共にpnpベースとして働らくpnpトランジス
タ５８を提供している。更に、サイリスタ・カソ
ード３８がエミツタであり、島状部３０がベース
であり、単一低抵抗構造体３７がサイリスタ体２
８と共に仮想コレクタであると考えられるnpnト
ランジスタ６０が設けられる。コレクタが「仮
想」であると云うのは、端子に直接接続されてい
ないからである。従つて、接合部Ｊ２及びＪ３は
pnpトランジスタ５８を形成し、接合部Ｊ１及び
Ｊ２はnpnトランジスタ６０を形成していること
がわかるであろう。また、サイリスタ・カソード
３８と環状部３２との間の島状部３０の内部抵抗
である抵抗Rshuntが設けられている。抵抗
Rshuntは、第４図に於いて参照番号６４で示さ
れるターン・オン用IGFETの特性と関連する値
を有する。同様に、第４図のサイリスタターン・
オフ用IGFETは参照番号６６で示される。電流
制限部３４を通る電流を制限する環状部３２の作
用は装置のターン・オフ中での接合電界効果の発
生によるものであるが、この作用はサイリスタの
内部縦方向ピンチ抵抗であるJFET６８として第
４図に概略的に図示されている。図示の通り、サ
イリスタ・カソード３８は接地されており、ター
ン・オン用IGFET６４及びターン・オフ用
IGFET６６の双方とも、自動推進体への適用の
場合と同様、正の電圧源に接続されている。ター
ン・オン用IGFET６４は電気的にはnpnトランジ
スタ６０と並列である。ターン・オフ用IGFET
６６は電気的にはpnpトランジスタ５８と並列で
ある。

ターン・オン用IGFET６４及びターン・オフ
用IGFET６６は本発明のサイリスタの制御ゲー
トである。装置のターン・オンが絶縁ゲート構造
体によつて制御されるようなサイリスタは公知で
あるが、本発明のサイリスタでは、装置のター
ン・オフを実施するのに電流密度を減少させる必
要はない。ターン・オフは、電流制御部３４及び
４０のそれぞれに生成され横方向及び縦方向のピ
ンチ抵抗を部分的に介してターン・オフ用
IGFET６６によつて達成される。

動作においては、アノード４２は閉じ込み領域
４４に於いてサイリスタ・カソード３８に関連す
る正の電位源に接続される。該電位は自動推進体
の適用に於いては接地電位である。サイリスタの
ターン・オンはターン・オン用IGFET６４によ
つてひき起こされる。第１図を参照するに、ター
ン・オン用IGFET６４はソース領域としてサイ
リスタ・カソード３８を、ドレイン領域として環
状部３２を、IGFETチヤンネルとして島状部３
０のチヤンネル部３１をそれぞれ備えている。か
くして、本発明のこの実施例では、ターン・オン
用IGFET６４がｎチヤンネル装置となるように
島状部３０はｐ型材料で形成され、サイリスタ・
カソード３８及び環状部３２はｎ型材料で形成さ
れる。同様に、ターン・オフ用IGFET６６は、
アノードIGFETドレイン４８、アノードIGFET
チヤンネル４５及びサイリスタ体２８と単一低抵
抗構造体３７とで構成されるソース領域とを備え
るｎチヤンネル装置である。ゲート電極５２はタ
ーン・オン用IGFET６４のゲート電極を形成し、
ゲート電極５４はターン・オフ用IGFET６６の
ゲート電極を形成する。従つて、本実施例では、
サイリスタは２つのｎチヤンネルIGFETを備え
ており、その一方は装置をターン・オンするよう
に機能し、他方のものは装置をターン・オフする
ように機能する。

ゲート電極５２及び５４の双方が零電圧の時、
本発明は順方向阻止状態にある。サイリスタをタ
ーン・オンさせるために、正電位がゲート電極５
２に加えられ、ターン・オン用IGFET６４が起
動される。島状部３０のチヤンネル部３１に於い
て、逆転層が結果的に生成されて、サイリスタ・
カソード３８を環状部３２に電気結合させる。単
一低抵抗構造体３７はかくしてカソード電位に近
似することになる。アノード４２は、本実施例で
は接地電位であるサイリスタ・カソード３８より
も高い電位にあるので、電子はサイリスタ・カソ
ード３８から単一低抵抗構造体３７へと流れ、更
にはサイリスタ体２８を通過してアノード４２に
流れる。単一低抵抗構造体３７及びサイリスタ体
２８の電位を下降させ、pnpトランジスタ５８の
エミツタ・ベース接合部Ｊ３を順方向バイアスに
位置せしめて、pnpトランジスタ５８をターン・
オンする。この動作では、エミツタ・ベース接合
部Ｊ１を横切つての島状部３０内への注入の為の
正孔が準備されるが、この場合該島状部３０は
npnトランジスタ６０のベースとして用いられて
いる。接合部Ｊ１は既に順方向にバイアスされて
おり、正孔電流の供給によりnpnトランジスタ６
０にベース駆動が与えられ、結果的にトランジス
タ６０がオンとなる。尚、分路抵抗Rshuntを横
切る電圧降下によりnpnトランジスタ６０と接合
部Ｊ１との順方向バイアスが可能となつている。
電流が増加するに従い、pnpトランジスタ５８の
電流利得アルフアも増大する。低電圧への再生切
換を行つて、二つのアルフアの総和が１を超える
時、公知の如く高電流状態が発生する。次に、
pnpランジスタ５８とnpnトランジスタ６０とが
ラツチされる。ゲート電極５２へ印加された電圧
は停止されるが、再生切換動作は接続される。サ
イリスタ体２８の抵抗は再生切換中は、電子及び
正孔が高密なため相当下降する。尚、サイリスタ
の高い電流統御能力は電子と正孔の高密性に基づ
いている。ゲート電圧及びゲート電流は言うまで
もなく、ターン・オン用IGFET６４の結合構製、
装置温度等を含む数多くの要素がサイリスタのタ
ーン・オン時間に影響を与える。

ターン・オン用IGFET６４におけるオン・ゲ
ート電圧を単に除去するだけではサイリスタをオ
フにすることができないことは明らかである。ひ
とたびラツチされると、再生切換がターン・オン
用IGFET６４の正のゲート電位とは独立して継
続する。更なる電気的介入がなければ、アノード
とカソードの電圧差が、pnpトランジス５８のエ
ミツタ・ベース接合部及びあるいはnpnトランジ
スタ６０のエミツタ・ベース接合部を横切る注入
を発生させるに充分な程大きい限り、導通は継続
する。従来のサイリスタは、サイリスタのター
ン・オフを達成するのに制御ゲートに対して負電
位を印加することに依存しているのに対し、本発
明では、サイリスタのターン・オフはアノードと
カソードとの電位差を減少させることなく、また
負の電圧バイアスを制御ゲートにかけることなく
達成できるものである。本サイリスタでは、ター
ン・オフはゲート電極５４に正電圧をかけること
で引き起されている。

ターン・オフは次の方法で得られる。第１に、
ゲート電極５２の正電圧を除去する。これにより
島状部３０のチヤンネル部３１を通過する電子の
流れが停止し、事実上IGFET６６がオフされる。
次に、ターン・オフ用IGFET６６は、正電圧を
ゲート電極５４に印加することによりオンにされ
る。前述の如く、ターン・オフ用IGFET６６は
ターン・オフ用制御ゲートである。チヤンネル閾
値より大きな正電圧をゲート電極５４に印加する
ことで、逆転層がアノードIGFETチヤンネル４
５の一体部４６にて生成され、同様にサイリスタ
体２８のチヤンネル部が高伝導に為さしめられ
る。このＮ型導電チヤンネルはアノードIGFET
ドレイン４８を電気的に環状部３２と連結させて
いる。

尚、サイリスタは一般的には四端子装置として
表示される、すなわち個別の電気接点は、アノー
ド４２、サイリスタ・カソード３８、ゲート電極
５２及びゲート電極５４にのみ与えられている
が、アノードIGFETドレイン４８は単に至便な
正電圧源を提供する為にアノード４２に対し短絡
されていることを指摘しておく。しかし、アノー
ドIGFETドレイン４８をアノード４２に短絡さ
せるかわりにV_DDで表示される正電位の分離した
源をアクセスするよう、分離した電気接点をアノ
ードIGFETドレイン４８に与えるのは適切であ
る。これは幾つかの適用例では好ましいと云つて
良い。例えば、アノードIGFETドレイン４８へ
の分離した接点を与えるのは、早急なターン・オ
フを達成するのに要する制御電圧の大きさを減少
させるには好適である。アノード電圧が80ボルト
の場合、約５〜15ボルトのV_DD電位が使用でき得
る。この場合、ゲート電極５４に対する５〜15ボ
ルトの電圧のみがサイリスタをオフにする。アノ
ードIGFETドレイン４８がアノード４２に短絡
されている場合にターン・オフするためには、こ
の電圧がゲート電極５４のターン・オフに必要と
される電圧よりも小さい。アノードを短絡した構
成は第４図の電気概略図に示されている。

従つて、正電圧がゲート電極５４に印加される
と、高導電路が生成される。この導電路はpnpト
ランジスタ５８のベースのまわりの並行ブリツジ
をアノード４２に直接与えるものである。この低
抵抗路はまたpnpトランジスタ５８のベース・エ
ミツタ接合部Ｊ３と電気的に並列である。従つ
て、pnpトランジスタ５８のエミツタ・ベース接
合部Ｊ３の順方向バイアスは減少し、ひいてはＪ
３を横切る正孔注入も減少する。したがつて、
pnpトランジスタ５８を通過する正孔電流は減少
し、結果的にnpnトランジスタ６０のベース駆動
を下降させることで該npnトランジスタ６０をオ
フにさせている。

更に、閉じ込み領域２９に於いてサイリスタ体
２８を横切る低抵抗路がターン・オフ用IGFET
６６により形成されているので、前述のようにア
ノードIGFETドレイン４８及び単一低抵抗構造
体３７とは電気的に連結される。この低抵抗路は
容量的にはゲート電極５４によりもたらされてい
る。尚、このゲート電極５４は正に充電されてい
る時は移動電子を大部分のサイリスタ体２８から
引き出して閉じ込み領域に至らせしめる。かくし
て、Ｎ＋型チヤンネルがＮ−型サイリスタ体２８
を横切つて生成される。尚、全単一低抵抗構造体
３７と同様、環状部３２は電気的に浮動するもの
であり、ターン・オフ用IGFET６６が導通状態
にある時、単一低抵抗構造体はアノード４２と同
一の電位にもしくは五端子の択一実施例ではV_DD
になる。これにより、サイリスタに於ける急速タ
ーン・オフの発生に役立つ極めて重要な二つの電
界効果が生成される。

環状部３２の電位がアノード４２の電位に近似
するに従い、接合部Ｊ２は逆バイアスになる。逆
バイアス接合部Ｊ２は電流制限部３４の島状部３
０内に延在する空間電化領域を形成する。サイリ
スタが順方向導通状態にある時、アノード４２か
らの正孔の流れは電流制限部３４内を移動するこ
とにより島状部３０を通過してサイリスタ・カソ
ード３８に至ることは明らかである。電流制限部
３４は環状部３２によつて取り囲まれている為
に、正孔の流れは逆バイアス接合部Ｊ２にて生成
される電界に対して常態である。空間電化領域が
更に深く電流制限部３４内を貫通している為、正
孔の流れは、正孔の流れの横断面積を減少させる
横方向ピンチ抵抗によつて制限されるか、あるい
は「ピンチ・オフ」される。実際には、環状部３
２は接合形電界効果トランジスタのゲートの様に
作用する。従つて、第４図の電気概略図では、こ
の横方向ピンチJFET６８として示されている。
従つて、そのソースとドレインはそれぞれ島状部
３０の上方及び下方領域となる。

JFET６８が与える横方向ピンチ抵抗に加え
て、別の縦方向ピンチ抵抗が与えられるが、これ
は更にサイリスタの急速ターン・オフをもたら
す。サイリスタ体２８は再生切換中に高変調さ
れ、正孔と自由電子とが共に高密度となる事は理
解されるであろう。また、逆バイアスpn接合部
Ｊ２により形成される空間電化領域が、島状部３
０との界面に於いてサイリスタ体２８内に延在す
ることも理解されるであろう。これは、サイリス
タ体２８が単一低抵抗構造体３７と電気接触して
いる為にサイリスタ体２８の電位がアノード４２
の電位あるいはV_DDに近似することに起因してい
る。従つて、空間電荷領域は逆バイアス接合部Ｊ
２より発つして第２電流制限部４０内に延在す
る。尚、該空間電化領域は島状部３０と低抵抗埋
込層２６の間であり且つそれらの近接図にて配設
されるサイリスタ体２８の領域である。低抵抗埋
込層２６と高変調サイリスタ体２８との界面に於
いて追加の電界効果が発生する。尚、このサイリ
スタ体２８は接合部Ｊ２にて生成される電界より
逆方向から第２電流制限部４０内に突出してい
る。従つて、第２電流制限部４０を通過する正孔
電流は、該第２電流制限部４０を貫通するこれら
２つの縦方向対向電界間に於いてピンチ・オフさ
れるかもしくは制限されている。従つて、サイリ
スタは、サイリスタ体２８の導電率を減少させる
ように二つの領域の二つのピンチ抵抗によつてピ
ンチ・オフを部分的に達成しており、かくして、
非再生状態が再確立される。

横方向ピンチ抵抗のターン・オフ効率を高める
ために、電流制限部３４の直径は充分に小さくす
べきである。これによつて、環状部３２と島状部
３０との界面での逆バイアス接合部により形成さ
れる空間電荷領域が電流制限部３４を完全に貫通
することとなる。つまり、環状部３２の内径は、
サイリスタ電圧及びサイリスタ電流の必要条件に
基づいて電流制限部３４を通る正孔電流を効果的
にピンチ・オフするに充分な程小さくすべきであ
る。尚、環状部３２の形状はサイリスタに於ける
電流方向に対し一般的に常態であるピンチ効果を
与えるものであればよい。

相似的には、第２電流制限部４０にて起きる縦
方向ピンチ抵抗は、島状部３０と低抵抗埋込層２
６との距離を縮めることで最適化され得る。換言
すれば、第２電流制限部４０でのサイリスタ体２
８の厚さを最小にすることにより大きな電流制限
が得られる。しかし、これら領域の相対寸法は、
サイリスタの所望電気パラメーターと一致しなけ
ればならない。自動推進体への適用については、
電流制限部３４での環状部３２の内径は好ましく
は約10〜30マイクロメートルであり、且つ第２電
流制限部３４を介する島状領域３０と低抵抗埋込
層２６との距離は好ましく約５〜10マイクロメー
トルである。この間隔はアノードに対する約80ボ
ルト以上の阻止能力の達成に基づいている。ま
た、ターン・オフ様IGFET６６の機能は正電圧
を単一低抵抗構造体３７に与えることにある。こ
の正電位を達成する為のその多のIGFET構造体
及びその他の手段は必要となるターン・オフ電位
の生成に好適なもので良い。

アノード４２及びサイリスタ・カソード３８に
印加される電圧を単に上昇させることで、従来の
サイリスタの場合のように再生切換がサイリスタ
に於いて開始され得る。しかし、本発明のサイリ
スタでは、環状部３２が適切にバイアスされる
時、アノード４２は環状部３２の横方向ピンチ抵
抗によりサイリスタ・カソード３８から遮断され
る。従つて、ターン・オフ用IGFET６６のゲー
ト電極５４に対する正電圧を維持することで、本
サイリスタはサイリスタのターン・オンを開始す
ることなくより大きなアノード・カソード電圧に
抗することができる。従つて、サイリスタのター
ン・オンが要望される時迄、ゲート電極５４に対
する正電圧を維持することは好ましい。これは、
かなりの温度上昇あるいはアノードに対する電圧
の急速な増大の経過として起きる意図しないター
ン・オンを防ぐのに役立つ。

フイールド・プレート５６が電界ラインを修正
することで下方に横たわつているpn接合部の破
壊特性を制御していることは理解されるであろ
う。フイールド・プレート５６は電気的にバイア
スされるが、材料に存在する仕事関数は接合屈曲
部での電界密度を減少させるには充分である。
pn接合部Ｊ１，Ｊ３は高電圧に耐える必要がな
い為、恐らくシヨツトキー・バリヤーと言つて良
い。シヨツトキー・バリヤーにより拡散pn接合
部より低い順方向電圧降下が与えられるので、本
発明に於ける使用には好適である。

更に、アノード４２は、pnpトランジスタ５８
の利得を制御する為にサイリスタ体２８に短絡で
き得る。相似的に、サイリスタ・カソード３８は
島状部３０に対し短絡でき得る。しかし、これら
領域は好ましくは絶縁ゲート構造体の下では短絡
させるべきではない。また、本発明のこの実施例
がエンハンスメント形装置として説明されている
のが理解されるであろう。これは、前述した如
く、IGFET６４及び６６がエンハンスメント形
トランスタであることに基づいている。該
IGFET６４及び６６はそれぞれのチヤンネルに
於いて浅いＮ型層の形成によりデプレシヨン
IGFETとして容易に作製できる。あるいは、一
方のIGFETをエンハンスメント形装置とし、他
方のIGFETをデプレシヨン形装置としても良い。
勿論、デプレシヨン形IGFETは幾つかの適用に
ついて有効な負の電圧ソースを必要とする。

本発明の構成順序はまず高抵抗のＮ−あるいは
Ｐ−（100）の単結晶シリコンのウエハーから始ま
る。幾つかの適用例では他の半導体材料の使用は
可能であり且つ好ましいものである。尚、その使
用は本発明の範囲内であることを意図するもので
ある。また、本発明をシリコン・オン・インシユ
レータ（SOI）装置として構成することも可能で
ある。装置の電圧必要条件に基づいてウエハーの
抵抗が指示されており、５〜20Ω−cmのシリコ
ン・ウエハーが多くの適用例に適している。サイ
リスタ構造は単一チツプ内の制御・論理構造と一
体可能であるから、ウエハーの導電型がそれに応
じて選択される。Ｐ型ウエハーは本発明と一体の
NMOS回路を構成する際有益であろう。Ｎ型ウ
エハーは本発明のサイリスタとCMOSを一体化
するのに有益であり、本例に於いてはＮ−ウエハ
ーが用いられる。

まず、ウエハーの一面をエツチングしてシリコ
ン・セルを形成する。該シリコン・セルは通常Ｖ
字形あるいはＵ字形の溝によつて分離される。溝
の形状は本発明にとつては決定的な意味を持たな
い。溝のエツチングは、従来のマスキング技術及
び異方性の腐食液を用いて最も従来的な方法で実
施される。尚、反応性イオン・ビーム・エツチン
グ等のその他の技術も適している。異方性腐食液
を用いて、溝の深さがエツチ窓の幅により決定さ
れるが、この際エツチ窓の幅が広くなるにしたが
いより深い溝が形成される。溝は好ましくは約20
〜100マイクロメートルの深さがよい。

次に、Ｎ＋層が燐のようなドナー不純物のブラ
ンケツト拡散によりウエハーの溝が形成された面
上に形成される。このＮ＋層の深さはサイリスタ
の所望電気特性、特にその電圧能力とターン・オ
フ電圧利得によつて決定される。Ｎ＋層は隣接セ
ルのその他の装置にとつて必要である場合も不必
要である場合もある。このブランケツト拡散中に
於いて、各溝の側壁及び頂部は双方ともＮ＋型材
料に為さしめられる。すなわち、Ｎ＋層は連続し
てシリコン・セルを横切り下方各溝内に延在す
る。このＮ＋層は完成した装置に於いては低抵抗
埋込層２６となる。イオン注入のようなその他の
ドーピング技術がＮ＋層を形成する為に活用され
る。溝が形成され且つ濃厚にドープされたウエハ
ー面は誘電体層を形成する為に酸化される。該誘
電体層は、最後に電気絶縁サイリスタ・セル２４
を互いに絶縁させる埋込誘電体層２２になる。大
部分の目的に対して誘電体層の圧さは約１〜４マ
イクロメータトルで充分である。誘電体層は、ウ
エハーに溝を形成し且つドープしてから単に酸化
炉に配置することで形成される。しかし、酸化に
よつて、ある程度の容積の膨張と応力とが引き起
こされる為、下記の唯一の方法が好適である。ま
ず、ドープ処理していないポリシリコン層をウエ
ハーの溝形成された面上に形成する。この際、ポ
リシリコン層は側壁ドーピングを施してＮ＋層上
に完全に重ねる。ポリシリコン層の圧さは必要と
される誘電体の厚さの約半分、すなわち約0.5〜
２マイクロメートルとすべきである。ウエハーは
次に所望厚さを有する誘電体層を形成するよう酸
化される。シリコンが酸化されると、最終の酸化
物の厚さの半分のみがシリコンにおいて消耗され
る。従つて、ポリシリコン塗膜のウエハーが酸化
されると、ポリシリコン層のみが誘電体層の形成
の際に消耗されることになる。たとえＮ＋層が消
耗されたとしても、それは極めて少量である。結
果的に、応力が誘起する転位の数は減少し、ひい
ては電流漏れも減少することとなる。

次に、溝内にポリシリコンを完全に充たすよう
に厚いポリシリコン層を溝形成された基体表面に
析出させる。ポリシリコン基体２０は溝形成され
たウエハーに機械的強度を与えている。ポリシリ
コン基体２０の厚さは約250〜500マイクロメート
ルとすべきである。次にポリシリコン基体20の表
面は平らに研摩されるが、約250〜500マイクロメ
ートルの厚さは維持される。

電気絶縁サイリスタ・セル２４の網状組織を形
成する為に、ウエハーを反転し、単結晶材料を溝
の頂部を越えて仕上げ研摩を施す。つまり、ポリ
シリコン基体２０が底部上に且つ溝の先端がウエ
ハー内上方に延在するようウエハーを反転する。
次に、ウエハーは溝の頂部あるいは「先端」が削
り落とされる深さまで単結晶シリコンを除去する
よう仕上げ研摩が施こされる。充分な量の半導体
材料が何時除去されたかを決定する為に、接合ス
テイニング技術が用いられる。尚、Ｐ型ウエハー
が製作工程において用いられる場合、溝部側壁を
覆うＮ＋層は溝頂部にてPN接合部を形成する。
幾つかの市販の接合ステイング剤の一つを仕上げ
工程で使用することにより、仕上げ工程の終点が
正確に決定し得る。勿論、シリコンウエハー及び
埋込Ｎ＋層によつて与えられる電気絶縁サイリス
タ・セル２４の電気的相互結合を断つことが仕上
げの目的である。Ｐ型基体ウエハーをモニターと
して使用することにより、Ｎ型ウエハーの終点を
決定し得る。これは、電気化学仕上げにおいて上
記ウエハー双方より材料が概ね等しい率で除去さ
れることに基づいている。

多数の電気絶縁サイリスタ・セルを得た後は、
酸化シリコン層を電気絶縁サイリスタ・セル２４
の表面上に形成することにより、島状部３０が一
つ以上の電気絶縁サイリスタ・セル２４内に形成
される。この際、酸化層に拡散窓が切削され且つ
ホウ素のようなＰ型ドーパントを該窓を介して拡
散もしくは注入される。島状部３０の形状は決定
的なものではないが、その深さはサイリスタの阻
止電圧を決定づけている。大部分の自動推進体へ
の適用については、島状部３０の長さは約10〜30
マイクロメートル、幅は約10〜30マイクロメート
ル、ドーパント密度は約１×10¹⁵〜５×10¹⁶ドー
パント原子／立方センチメータで、深さは約５〜
15マイクロメートルとすべきである。

ひとたび島状部３０が形成されると、拡散窓は
別の酸化成長により閉成される。酸化層は次に標
準的な写真平板及びエツチング技術を用いてパタ
ーンが形成され及びエツチングされて、環状部３
２の形状に拡散マスクが形成される。Ｎ＋拡散で
もあるサイリスタ・カソード３８は、この加工工
程中に於いて、環状部３２の拡散窓により境界画
定される酸化物の中央における酸化層内に小さな
窓を単に開口させることで選択形成される。逆方
向に於ける阻止能力を向上させる為に、サイリス
タ・カソード３８が負になる時そうであるよう
に、該サイリスタ・カソード３８は深くすべきで
ある。工程初期段階でサイリスタ・カソード３８
を形成することにより、深い拡散が確実となる。
前述の如く、環状部３２の形状は実質上矩形、正
方角、円形あるいは不規則な環状形で良い。Ｎ＋
環状部３２の拡散の輪郭によりサイリスタの阻止
電圧及びターン・オフ特性が決定づけられる。寸
法は決定的なものではないが、矩形に形成される
場合には、環状部３２はその外辺部から測定して
その長さを約15〜40マイクロメートル、幅を15〜
40マイクロメートルとすべきである。環状部３２
の深さは約２〜10マイクロメートルとすべきであ
る。本発明のものの製作中に実施される全てのド
ーピング作業について言えば、必要とされるドー
パント密度を得るためのイオン注入などのその他
ドーピング技術を用いることは適切である。そし
て、拡散窓又は注入窓について参照することは任
意である。燐のようなＮ型ドーパントは本発明に
於いては適切である。環状部３２については、約
１×10¹⁷〜１×10¹⁹ドーパント原子／立方センチ
メートルのドーパント密度が好適であり、サイリ
スタ・カソード３８については約１×10¹⁸〜１×
10¹⁹ドーパント原子／立方センチメートルが好適
である。この時、Ｎ＋の細長い片３６は、又環状
部３２の縁からNC＋の低抵抗埋込層２６に延在
する窓を酸化物内で切削し且つ拡散マスクもしく
は注入マスクとしてパターンが形成された酸化物
を用いて形成される。Ｎ＋の細長い片３６は環状
部３２及び低抵抗埋込層２６を電気接続する働ら
きをする。Ｎ＋の細長い片３６の深さは約２〜10
マイクロメートル、幅は約３〜10マイクロメート
ル、ドーパント密度は約１×10¹⁷〜１×10¹⁹ドー
パント原子／立方センチメートルとなつている。

環状部３２、細長い片３６及び選択的にサイリ
スタ・カソード３８が形成されると、同心円のＰ
型拡散あるいは円心円のＰ型注入がアノード４２
及びアノードIGFETチヤンネル４５を作製する
為に２回実施される。アノード拡散の幅は約５〜
15マイクロメートルで、その深さは約５〜15マイ
クロメートルとすべきである。アノードIGFET
チヤンネル４５では、幅は約５〜15マイクロメー
トル、深さは約５〜15マイクロメートルである。
これら２つの構造体の拡散窓は従来の写真平板技
術及びエツチング技術を用いて形成される。この
拡散に続いて、酸化層が拡散窓面に成長し、小さ
な窓が高濃度にドープされたアノード接点あるい
は閉じ込み領域４４を形成するようアノード４２
上に開口される。これによりアノードの拡散が完
壁となる。

次に二酸化珪素層５０がウエハーの面に成長す
るが、その厚さは従来技術を用いて約0.2〜0.5マ
イクロメートルとなる。厚さ約0.3〜0.5マイクロ
メートルのポリシリコン層が二酸化珪素層５０上
に析出され、かくして電極層５１が画定される。
二酸化珪素層５１とそれに横たわる電極層５１が
アノードIGFETチヤンネル４５上に窓を開口す
るようパターン形成されて、アノードIGFETド
レイン４８が形成される。サイリスタ・カソード
３８が予め形成されない場合には、今度はアノー
ドIGFETドレイン４８と共に形成されることと
なる。燐のブランケツト注入は電極層５１、アノ
ードIGFETドレイン４８、及び前述の如く選択
的にサイリスタ・カソード３８をドープする為に
用いることができる。サイリスタ・カソード３８
は第１図及び第２図に於いては単一構造体として
示されているが、第３図に示すように、矩形の細
長い片３８Ａのアレイとしてサイリスタ・カソー
ド３８を形成するのは好ましく、これにより
NPNトランジスタの注入効率が増加する。サイ
リスタ・カソードの細長い片３８Ａのそれぞれは
適切なメタライゼーシヨンによつて電気的に相互
連結し得る。次に、接点窓が電極層５１及び二酸
化珪素層５０内に更に環状部３２及び閉じ込み領
域４４上に開口される。これにより、ターン・オ
ン用IGFET６４、ターン・オフ用IGFET６６の
それぞれに対するゲート電極５２及び５４とフイ
ールド・プレート５６とが形成される。

最後に、サイリスタは燐珪酸塩ガラス（図示せ
ず）が被覆され、接点窓が開口され、更に適切な
メタライゼーシヨンが施されてエツチングされ
る。

【図面の簡単な説明】

第１図は本発明に基づいて作製された横方向複
式ゲートサイリスタとしての半導体電力切換装置
の１実施例であつて、その構成の中間形態を示
し、第２図の線１−１に沿つての横断面図であ
る。第２図は本発明に基づいて作製されたサイリ
スタの第１図の線２−２に沿つての平面図であ
る。第３図は第１図及び第２図に示すサイリスタ
のその構成中間段階に於ける修正例の平面図であ
る。第４図は本発明に係わるサイリスタの電気略
図である。 ２０……ポリシリコン基体、２２……埋込誘電
体層、２４……電気絶縁サイリスタ・セル、２６
……埋込層、２８……サイリスタ体、３０……島
状部、３１……チヤンネル部、３２……環状部、
３６……細長い片、３７……単一低抵抗構造体、
３８……サイリスタ・カソード、３８ａ……矩形
の細長い片、３４，４０……電流制限部、４２…
…アノード、４４……閉じ込み領域、４５……ア
ノードIGFETチヤンネル、４８……アノード
IGFETドレイン、５０……二酸化珪素層、５１
……電極層、５２，５４……ゲート電極、５６…
…フイールド・プレート、５８……pnpトランジ
スタ、６０……npnトランジスタ、６４……ター
ン・オン用IGFET、６６……ターン・オフ用
IGFET、６８……JFET。

Claims (1)

1. 【特許請求の範囲】 １ 電気絶縁材料の埋込層２２によつて電気絶縁
   された半導体材料の閉じ込み領域２９を有する基
   体２０と、 電気絶縁材料の前記埋込層２２上に設けられ且
   つ前記閉じ込み領域に配設される高導電性の埋め
   込まれた半導体材料の層２６と、 前記閉じ込み領域２９の表面の中央に配設され
   且つ前記閉じ込み領域の導電型とは反対の導電型
   を有する半導体材料の島状部３０と、 前記閉じ込み領域２９の表面に配設され且つ前
   記島状部３０を取り囲み、前記島状部と隣接する
   一つの面と前記閉じ込み領域２９と隣接するもう
   一つの面とを有し、且つ前記閉じ込み領域２９と
   同一の導電型であるが該閉じ込み領域よりも高濃
   度にドープされた半導体材料にて形成された環状
   部３２と、 前記閉じ込み領域２９の表面に配設され、その
   一端が前記環状部３２と電気的に接触しておりそ
   の他端が前記高導電性の埋め込まれた層２６と電
   気的に接触している半導体材料の少なくとも一つ
   の細長い片３６と、 前記島状部３０の表面に形成され前記環状部３
   ２と同一の導電型を有する中央に配設されたカソ
   ード３８と、 前記環状部３２とは離間した前記閉じ込み領域
   ２９の表面に形成され且つ前記閉じ込み領域の導
   電型とは反対の導電型を有するアノード４２と、 前記閉じ込み領域２９の表面に形成され前記閉
   じ込み領域の導電型とは反対の導電型を有し且つ
   前記環状部３２及び前記アノード４２とは離間さ
   れたチヤンネル領域４５と、 全体が前記チヤンネル領域４５の表面に形成さ
   れ且つ前記チヤンネル領域の導電型とは反対の導
   電型を有する半導体材料のドレイン領域４８と、 前記閉じ込み領域２９の表面に配設された誘電
   体層５０と、 前記誘電体層５０に配設された第１のゲート電
   極５４であつて、前記ドレイン領域４８と前記環
   状部３２との間に介在する前記チヤンネル４５及
   び前記閉じ込み領域２９の部分と重なりが一致
   し、前記環状部３２と前記ドレイン４８とを容量
   的に接続してサイリスタをターン・オフする第１
   のゲート電極５４と、 前記誘導体層５０に配設される第２のゲート電
   極５２であつて、前記環状部３２と前記カソード
   ３８との間に介在する島状部３０の部分と重なり
   が一致し、前記環状部と前記カソードとの間に容
   量的に電気結合を与えて前記サイリスタをター
   ン・オンする第２のゲート電極５２と、 を備えることを特徴とする横方向複式ゲート・サ
   イリスタ。 ２ 前記カソード３８はメタライゼーシヨン層に
   より連結される半導体領域３８Ａのアレイとして
   形成され、カソード注入効率を高めることを特徴
   とする特許請求の範囲第１項記載の横方向複式ゲ
   ート・サイリスタ。 ３ 前記カソード３８を前記島状部３０に対して
   選択的に短絡し、カソード注入効率を制御するこ
   とを特徴とする特許請求の範囲第１項又は第２項
   記載の横方向複式ゲート・サイリスタ。 ４ 前記アノード４２を前記閉じ込み領域２９に
   対して選択的に短絡し、アノード注入効率を制御
   することを特徴とする特許請求の範囲第１〜３項
   のいずれか一つに記載の横方向複式ゲート・サイ
   リスタ。 ５ 前記ドレイン４８を前記アノード４２に電気
   接続することを特徴とする特許請求の範囲第１〜
   ４項のいずれか一つに記載の横方向複式ゲート・
   サイリスタ。 ６ 前記ゲート電極５２，５４と前記誘電体層５
   ０との上に配設された珪酸塩ガラス層であつて、
   前記カソード３８、アノード４２、ドレイン４８
   及びゲート電極上において接点窓を有する珪酸塩
   ガラス層と、 前記珪酸塩ガラス層上に設けられ且つ前記接点
   窓を通つて延在し、前記カソード、アノード及び
   ゲート電極と抵抗接触し、且つエツチングされて
   前記カソード、アノード、ドレイン及びゲート電
   極用の個別の端子を形成する金属層と を備えることを特徴とする特許請求の範囲第１〜
   ５項のいずれか一つに記載の横方向複式ゲート・
   サイリスタ。 ７ (A) 第１の導電型を有する半導体材料の電気
   絶縁領域２４を基体２０に形成するステツプ
   と、 (B) 前記電気絶縁領域に高導電性半導体材料の埋
   込層２６を形成するステツプと、 (C) 前記電気絶縁領域に高導電性の環状部３２を
   形成するステツプと、 (D) 前記環状部内の領域にドーパント不純物を導
   入し第２の導電型を有する島状部３０を形成す
   るステツプと、 (E) 前記第１の導電型を有し前記環状部３２と前
   記高導電性の埋込層２６とを電気接続する高導
   電性半導体材料の細長い片３６を前記電気絶縁
   領域の表面に形成するステツプと、 (F) 前記第１の導電型を有し高濃度にドープされ
   たカソード３８を前記島状部３０内に形成する
   ステツプと、 (G) アノード４０を前記電気絶縁領域内に形成す
   るステツプと、 (H) 前記環状部３２と前記アノード４０との間の
   前記電気絶縁領域の一部をドーピングし前記第
   ２の導電型を有するチヤンネル４５を形成する
   ステツプと、 (I) 前記電気絶縁領域の表面の前記チヤンネル内
   にドレイン４８を形成するステツプと、 (J) 前記電気絶縁領域の表面上に誘電体層５０を
   形成するステツプと、 (K) 前記誘電体層５０上に電極材料の層５１を形
   成するステツプと、 (L) 前記電極層及び前記誘電体層をエツチングし
   て、前記カソード、環状部、ドレイン及びアノ
   ード上にそれぞれ接点窓を画定し、前記島状部
   の一部と重なりが一致する第１の絶縁ゲート電
   極５２を画定し、更に前記絶縁領域の一部と重
   なりが一致する第２の絶縁ゲート電極５４を画
   定するステツプと、 を備えることを特徴とする横方向複式ゲート・サ
   イリスタの形成方法。 ８ 前記誘電体層５０と前記第１の及び第２の絶
   縁ゲート電極５２，５４とに電気絶縁材料層を形
   成するステツプと、前記電気絶縁材料に接点窓を
   開口するステツプと、前記電気絶縁材料層上にメ
   タライゼーシヨン層を形成するステツプとを含む
   ことを特徴とする特許請求の範囲第７項記載の形
   成方法。 ９ 前記メタライゼージヨン層をエツチングして
   前記カソード３８、アノード４２、第１の絶縁ゲ
   ート電極５２及び第２の絶縁ゲート電極５４用の
   個別の金属接点を形成するステツプとを含むこと
   を特徴とする特許請求の範囲第８項記載の形成方
   法。 １０ 前記メタライゼーシヨン層をエツチングし
   て前記ドレイン４８用の個別の金属接点を形成す
   るステツプを含むことを特徴とする特許請求の範
   囲第９項記載の形成方法。 １１ 前記カソード３８を前記島状部３０と電気
   的に短絡するステツプを含むことを特徴とする特
   許請求の範囲第７〜１０項のいずれか一つに記載
   の形成方法。 １２ 前記アノード４２を前記電気絶縁領域２４
   と電気的に短絡するステツプを含むことを特徴と
   する特許請求の範囲第７〜１１項のいずれか一つ
   に記載の形成方法。 １３ 半導体ウエハーの表面に少なくとも二つの
   溝をエツチングしてセルを形成するステツプと、 前記セルの表面上及び前記溝の側壁上に半導体
   材料の高導電層を形成するステツプと、 前記高導電層の上に埋込み絶縁材料層を形成す
   るステツプと、 前記の溝が形成されたウエハー表面上にポリシ
   リコンの膜を形成して、前記溝をポリシリコンで
   充填するステツプと、 前記溝の頂部を除去し且つ前記電気絶縁半導体
   領域を前記埋込み絶縁材料によつて前記ポリシリ
   コンから電気絶縁せしめる深さまで、半導体材料
   を、前記溝が形成された面とは反対側の前記ウエ
   ハーの側面から除去するステツプと、 により前記ステツプ(A)及び(B)が各々実施されるこ
   とを特徴とする特許請求の範囲第７〜１２項のい
   ずれか一つに記載の形成方法。 １４ 前記埋込み絶縁材料は、前記の導電性の埋
   込層上に薄いポリシリコン層を形成し且つ前記薄
   いポリシリコン層を酸化させ前記埋込み絶縁材料
   を形成することにより形成される二酸化珪素層で
   あることを特徴とする特許請求の範囲第１３項記
   載の形成方法。