KR20030019179A - 절연 기판 상에 형성된 전계 효과 트랜지스터 및 그 집적회로 - Google Patents
절연 기판 상에 형성된 전계 효과 트랜지스터 및 그 집적회로 Download PDFInfo
- Publication number
- KR20030019179A KR20030019179A KR1020020051214A KR20020051214A KR20030019179A KR 20030019179 A KR20030019179 A KR 20030019179A KR 1020020051214 A KR1020020051214 A KR 1020020051214A KR 20020051214 A KR20020051214 A KR 20020051214A KR 20030019179 A KR20030019179 A KR 20030019179A
- Authority
- KR
- South Korea
- Prior art keywords
- regions
- region
- thin film
- gate
- gate electrode
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 32
- 230000005669 field effect Effects 0.000 title claims abstract description 14
- 239000010409 thin film Substances 0.000 claims description 33
- 239000004065 semiconductor Substances 0.000 claims description 28
- 239000010408 film Substances 0.000 claims description 25
- 239000012535 impurity Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 13
- 230000002441 reversible effect Effects 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 229910052594 sapphire Inorganic materials 0.000 claims description 4
- 239000010980 sapphire Substances 0.000 claims description 4
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- 239000011521 glass Substances 0.000 claims description 2
- 239000000919 ceramic Substances 0.000 claims 1
- 239000011810 insulating material Substances 0.000 claims 1
- 230000000694 effects Effects 0.000 description 12
- 125000004429 atom Chemical group 0.000 description 7
- 239000000969 carrier Substances 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 238000007667 floating Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 절연 기판 상에 형성된 반도체 박막 상에 형성된 전계 효과 트랜지스터, 및 그 집적 회로에 관한 것이다. 출력 전압의 최대 허용 전압이 개선되고, 바이폴라 트랜지스터가 획득되는 구조가 제공된다. 본 발명에 따른 전계 효과 트랜지스터는 본체 컨택트 영역이 소스 영역들 사이에 매입되어 적은 영역으로 보다 높은 최대 허용 전압을 구현하는 구조를 채용한다. 본체 전위를 고정하기 위하여 외부 배선 없이, 증가된 채널 너비로 바이폴라 트랜지스터를 구현하기 위하여, 드레인/소스 영역, 제 1 게이트 전극, 본체 컨택트 영역이 제 1 도전형을 가지는 제 2 영역과 배열되는 부분, 제 2 게이트 전극, 및 소스/드레인 영역이 배열되는 트랜지스터 구조가 또한 형성된다. 이 구조로서, 종래의 본체 전위에 대하여 양 및 음의 전위 모두에서 동작할 수 있는 트랜지스터가 제공된다.
Description
본 발명은 SOI(절연체 상의 실리콘), 유리 기판 상의 다결정 실리콘, 및 SOS(사파이어 상의 실리콘)으로 나타내는 절연 기판 상에 형성된 반도체 박막 상의 전계 효과 트랜지스터 및 그 집적 회로에 관한 것이다.
통상적으로, SOI 등으로 형성된 MOS 전계 효과 트랜지스터(이하, MOS 트랜지스터로 약칭함)에서, 채널이 형성되는 본체라고 칭하는 실리콘 박막부가 부동 상태이면, 드레인 전압의 증가시 드레인과 본체 사이에 생성된 높은 전계로 인해 이들 사이에 전류가 흐르게 되므로, 전류가 본체에서 소스로 흐른다. 전류의 이러한 흐름으로 인하여, 본체 및 소스가 순방향 바이어스로 되어, MOS 트랜지스터의 게이트 임계 전압 Vth이 하강된다. 또한, 이 전류는 소스가 이미터로 사용되고, 본체가 베이스로서 사용되는 기생 바이폴라 트랜지스터를 통하여 증폭되고, 전류는 또한 기생 바이폴라 트랜지스터에서 콜렉터로서 동작하는 드레인으로부터 획득된다. 이와 같은 포지티브 피드백 현상을 통하여, 드레인 전류는 특정 드레인 전압 또는 그 이상에서 갑자기 증가하여, 부동 상태에서 본체를 이용하는 MOS 트랜지스터의 내압이 감소된다. 부가하여, 전류의 갑작스런 증가를 유발하는 전압보다 낮은 드레인 전압의 범위에서도, 출력 컨덕턴스의 증가가 유발되어, 아날로그 회로의 전압 증폭율에 악영향을 미친다. 종래의 출력 전류 증가 현상은, 드레인 전류가 드레인과 소스 사이에 인가된 전압에서 3 내지 4V에서 계단식으로 증가되는 것을 나타내는 킹크(kink) 효과라 칭한다.
상기 현상을 개선시키기 위하여, 본체를 일정 전위에서 고정시키기 위하여, 도 1의 평면도에 도시된 바와 같은 T형 트랜지스터 구조, 도 2의 평면도에 도시된 바와 같은 H형 트랜지스터 구조, 도 3의 평면도에 도시된 바와 같은 소스 결합 구조, 및 도 4의 단면도에 도시된 바와 같은 매입된 본체 컨택트 구조가 통상적으로 사용된다.
도면에서, 도면 부호 111은 제 1 도전형을 가지는 드레인 영역을, 121은 제 1 도전형을 가지는 소스 영역을, 131은 역도전형을 가지는 본체 컨택트 영역을, 그리고 400은 도전성 게이트 영역을 나타낸다. 도면 부호 113, 123, 133, 및 403은 각각 드레인 영역, 소스 영역, 본체 컨택트 영역, 및 게이트 영역 상에 형성된 컨택트 홀들을 나타낸다. 이 컨택트 홀을 통하여, 각 영역들은 각각 금속 박막 배선(501, 502, 503, 504)에 연결된다. 도 4에 도시된 바와 같이, 드레인 영역(111) 및 소스 영역(121) 사이의 게이트 영역(400) 아래에, 게이트 절연막(200)과 채널이 형성된 본체에 대응하는 부분(100)이 형성된다. 도 4에서, 도면 부호 10은 지지 보드를, 102는 본체 삽입부를, 20은 지지 보드와 반도체 절연막(드레인 영역(111), 소스 영역(121), 본체 컨택트 영역(131), 부분(100), 및 본체 삽입부(102)로 구성된) 사이의 절연을 허용하는 절연층을, 300은 소자들을 서로 절연시키기 위한 소위 필드 절연막을, 그리고 310은 배선과 반도체 박막을 서로 절연시키기 위한 절연층을 나타낸다.
도 1의 T형 구조 및 도 2의 H형 구조에 도시된 바와 같이, 본체부는 본체 컨택트 영역(131)과 소스 및 드레인 영역 사이의 게이트 영역 아래의 부분을 통하여 본체 컨택트 영역(131)에 연결된다. 이들 구조들에서, 본체 컨택트 영역은 소스 및 드레인 영역들에 대칭적으로 배열되어, 소스와 드레인의 기능이 서로 교환되는 소위 바이폴라 회로 동작을 가능하게 한다. 역으로, 도 3의 소스 결합 구조와 도 4의 매입된 본체 컨택트 구조에서, 소스 영역 및 본체 컨택트 영역은 연결되어, 소위 유니폴라 회로 동작만을 허용한다.
상술된 바와 같은 T형 및 H형 구조 모두에서, 본체 컨택트 영역이 게이트 아래의 본체를 통하여 게이트 너비 방향으로 단부에 형성된다. 또한, 소스 결합 구조에서, 본체 컨택트 영역이 게이트 너비 방향으로 소스의 양단부에 형성된다.
그러므로, 트랜지스터의 게이트 너비 W가 증가하면, T형 트랜지스터에서 본체 컨택트 영역 및 그 반대측 상의 상기 컨택트 영역으로부터 가장 먼 부분의 저항이 높아지고, 그 결과 고정 본체 전위에 의한 효과가 약해진다. 또한, H형 트랜지스터 및 소스 결합 트랜지스터에서, 게이트 너비 W가 증가하면, 게이트의 중앙부에서 고정 본체 전위로 인한 효과가 약해진다.
매입된 본체 컨택트 구조는, 컨택트부(130) 및 게이트 아래의 본체(100)가 소스(120) 아래의 부분을 통하여 연속적으로 배열되는 구조로서, 소스 접합부가 막의 깊은 부분에 도달하여, 본체 컨택트 영역 및 게이트 이하의 본체 사이의 본체 삽입부(102)의 저항이 증가하여, 그 결과 고정 본체 전위에 의한 효과가 약해진다. 차후, 반도체 박막을 보다 얇게 제조하는 기술이 진행되고 있으므로, 본체 삽입부의 저항이 증가하는 것은 피할 수 없다.
또한, 상술된 T형 및 H형 트랜지스터에서, 회로 적용의 관점에서 문제점이 있었다. 즉, 바이폴라 회로 동작이 가능한 이점은 본체 컨택트 전위에 대하여 소위 역 극성의 범위에만 적용가능하다는 것이다. 그러므로, 예컨대, p형 본체의 전위가 고정되면, 소스 및 드레인이 상기 전위에 대하여 음 전위에서(엄격하게는, pn 접합에서 순방향 바이어스 전압을 초과하는 음 전위에서) 안전하게 동작하는 것이 불가능하다.
발명의 요약
본 발명은 본 기술 분야에서 상술된 환경에서 행해졌고, 따라서 본 발명의 목적은 게이트 너비가 증가하여도, 드레인의 내압의 하강 또는 출력 컨덕턴스의 증가를 제어할 수 있는 구조를 제공하는 것이다. 또한, 소스 결합 구조는 유니폴라동작을 포함하여, 상호 교환되는 소스 및 드레인과의 회로 적용은 불가능하다. 본 발명의 다른 목적은 또한 이 문제점을 해결하기 위한 구조를 제공하는 것이다.
또한, 회로 적용시 상술된 바와 같은 T형 및 H형 트랜지스터에서, 본체 컨택트 전위가 설정된 후, 드레인 및 소스가 안전하게 동작하는 전위는 본체 컨택트 전위에 대하여 양 또는 음 전위로 제한된다. 본 발명의 또다른 목적은 전위의 극성에 대한 이러한 제한을 제거하는 것이다.
본 발명에 따르면, 전계 효과 트랜지스터가 다음의 수단에 의하여 절연 기판 상에 형성된 반도체 박막 상에 형성된다.
본 발명의 제 1 수단에 따르면, 절연 기판 상에 형성된 전계 효과 트랜지스터로서,
절연 기판;
상기 절연 기판 상에 형성된 반도체 박막;
게이트 절연막을 통하여 상기 반도체 박막의 표면 상에 형성된 길이와 너비를 가지는 제 1 게이트 전극;
상기 반도체 박막의 표면상에 또는 표면에 형성되고, 평면으로 보았을 때 그 길이 방향으로 제 1 게이트 전극의 양 측면에 배열된 제 1 도전형을 가지는 제 1 영역 및 제 2 영역;
각각이 형성되어, 복수의 영역들을 포함하는, 게이트 너비 방향으로 2개의 제 2 영역 사이에 삽입된 역 도전성을 가지는 제 3 영역; 및
상기 제 2 영역 및 상기 제 3 영역과 공통으로 접속된 도전성 박막을 적어도포함한다.
본 발명의 제 2 수단에 따르면, 또한, 절연 기판 상에 형성된 전계 효과 트랜지스터에서, 제 3 영역은 복수의 영역들을 포함하고, 상기 복수의 제 2 영역들 중 한 영역이 게이트 너비 방향으로 상기 복수의 제 3 영역들 사이에 삽입되도록 배열된다.
여기서, 본 발명에 따른 상술된 수단에 따른 구조에서, 트랜지스터는 유니폴라로 제조된다.
본 발명의 제 3 수단에 따르면, 절연 기판 상에 형성된 전계 효과 트랜지스터는: 게이트 절연막을 통하여 제 2 영역을 따라 반도체 박막의 표면 상에 형성된, 길이와 너비를 가지는 제 2 게이트 전극; 및 상기 제 2 게이트 전극에 걸쳐 상기 제 2 영역의 반대 측 사에 형성된 제 1 도전성을 가지는 제 4 영역을 더 구비하고, 상기 제 1 및 제 4 영역은 출력 영역으로서 설정된다. 상기 제 3 수단은 상기 유니폴라 동작을 위한 해결 수단이 되고, 바이폴라 동작을 유용하게 한다. 이 수단들에서, 각 제 3 영역이 역 도전성을 가지는 것이 요구되지 않아서, 상기 제 2 영역들 사이에 삽입되고, 상기 제 2 영역들과 평행으로 배열되는 것이 충분하여 바이폴라 동작을 획득한다.
본 발명의 제 4 수단에 따르면, 또한, 절연 기판 상에 형성된 전계 효과 트랜지스터에서, 제 1 및 제 4 영역은 비교적 높은 불순물 농도(예컨대, 1020atoms/cc 이상의 불순물 농도)를 가지는 부분과, 비교적 낮은 불순물 농도(예컨대,약 1020내지 1018atoms/cc의 불순물 농도)를 가지는 부분을 가지도록 형성되고, 상기 비교적 낮은 불순물 농도를 가지는 부분은 게이트 전극에 근접하여 배열되고, 즉 절연막을 통하여 게이트 전극과 부분적으로 중첩된다.
본 발명에서, 절연 기판이라는 용어는, 실리콘과 같은 반도체 기판, 또는 석영 유리, 알루미나, 등으로 제조된 절연 기판, 또는 사파이어 등으로 제조된 절연 결정 기판의 표면 상에 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 형성함으로써 획득된 기판에 관련된다는 것에 주목바란다. 반도체 박막의 형성에 대하여, 반도체 기판을 절연 기판에 부착한 후, 연마하여 막 두께를 감소시키는 방법, 절연 기판에 반도체 기판을 부착한 후, 부분을 벗겨내어 박막으로 하는 방법, 사파이어 등으로 제조된 결정 기판 상에 헤테로 에피택시얼 성장을 허용하는 방법, 산소 이온이 이온 주입법을 통하여 실리콘 기판 표면에 주입된 후 열처리를 수행하여 산화막을 형성하고, 그 위에 실리콘 박막을 형성하는 방법, 및 CVD를 사용하여 절연 기판 상에 막을 형성하는 방법 등이 사용된다.
본 발명의 제 1 수단에 따르면, 이러한 구조에 의하여, 역 도전형을 가지는 제 3 영역들은 그 사이의 최대 거리가 종래의 구조의 거리의 1/2로 감소된 본체 접촉 영역으로서 동작한다.
전계 효과 트랜지스터의 부분 공핍형 및 전체 공핍형의 모든 경우에서, 그리고 "진성(intrinsic) 반도체"와 유사한 반도체가 반도체 박막용으로 사용되어도, 드레인 및 본체 사이의 고전계에 의하여 발생된 역 도전형 캐리어가 역 도전형을가지는 제 3 영역에 수집되어, 본 발명의 목적이 달성된다.
본 발명의 제 2 수단에 따르면, W의 값에 상관없이, 게이트 너비 W 방향으로 배열을 위하여 이들 구조를 반복적으로 사용함으로써, 항복 전압이 일정하게 유지되거나, 트랜스컨덕턴스에 대한 출력 컨덕턴스의 비가 거의 변하지 않는 MOS 트랜지스터가 획득될 수 있다.
본 발명의 제 3 수단에 따르면, 회로 동작에서, 전위는 최적 전위로 자동적으로 변하여, 어떤 외부 공급과 본체 컨택트 전위의 제어 없이 출력 전압의 극성을 변화시킨다. 그러므로, 본체 컨택트 전위의 종래의 제한이 제거되고, 소스 및 드레인이 상호 교환할 수 있는 종래의 본체 컨택트 전위에 대하여 양 전위 출력 및 음 전위 출력이 가능한 바이폴라 트랜지스터를 구현할 수 있다.
바이폴라 동작이 가능한 종래의 H형 및 T형 트랜지스터에서, W 방향으로의 길이는 드레인의 내압 및 출력 컨덕턴스를 고려하여 결정된 제한들로 인하여 크게 설계될 수 없다. 본 발명에 따르면, W 방향의 길이는 칩 영역에서 볼 때 허용가능한 범위 내에 가능한 크게 제조될 수 있다. 따라서, 트랜지스터에서 온 저항 및 트랜스컨덕턴스는 회로 동작에 필수적인 값으로 각각 설정될 수 있다.
한편, 복수의 종래형태의 트랜지스터가 배열되고, 배선형성되어 W의 큰 값을 가지는 트랜지스터를 구성한다고 가정하면, H형 트랜지스터가 배열되어 복잡한 상호 접속을 유발한다. 또한, 내압 또는 출력 컨덕턴스가 높은 트랜지스터를 획득하기 위하여, W 값은 배열된 유닛들 중 하나에서 크게 되지 않고, 그 결과 양 단부에서 게이트 영역 및 컨택트 영역은 일반적인 트랜지스터의 영역에 대략 대응한다.그러므로, 본 발명의 구조에 따른 트랜지스터는, 복잡한 상호 접속이 제거된 단순한 레이아웃이라는 관점에서 유리하다.
또한, 본 발명의 구조에 따르면, 제 1 영역 및 제 4 영역의 소스로서 동작하는 하나의 영역은 본체에 대하여 순방향으로 바이어스된다. 이것은 소스가 이 트랜지스터의 내압 또는 출력 컨덕턴스를 결정하는 데 사용되지 않으므로, 문제를 유발하지 않는다. 소스로부터의 본체에 주입되는 소수 캐리어는 부동 상태에서 제 2 영역에 흡수되고, 따라서 소수 캐리어는 드레인으로서 동작하는 영역과 제 2 영역 사이의 본체에 거의 영향을 미치지 않는다.
본 발명의 트랜지스터는, 제 1 게이트 전극 아래의 채널(길이: L1) 및 제 2 게이트 전극 아래의 채널(길이: L2)가 직렬로 접속되는 방식으로 동작한다. 따라서, 단위 채널 너비(W)당 온 저항은 (L1 + L2)/L1배가 되고, 출력 전류는 L1/(L1 + L2)가 되며, 다음의 경우에서 향상된다.
상술된 바와 같이, 소스 및 본체가 순방향 바이어스될 때, 소스 및 본체에 근접한 채널의 임계 전압 Vth는 드레인측 상의 전압보다 낮다. 그러므로, 소스 측에 직렬로 접속된 채널들의 저항은 드레인 측 상의 저항보다 낮다. 특히, 이러한 현상에 기인하여, 게이트 바이어스 전압이 드레인 측 상의 채널의 임계 전압 Vth 에 근접할 때, 드레인 전류의 감소가 향상된다. 또한, 부분 공핍형 SOI가 사용되는 경우, 부가하여 출력 전압은 높고, 소스 측상의 채널의 전압 하강이 소스와 본체 사이의 다이오드의 순방향 전압 상에서 방지되어, 출력 전류값이 또한 이 경우에서 향상된다.
본 발명의 제 4 수단에 따르면, 출력 영역의 항복 전압이 향상되는(내압이 증가)것이 가능하다.
도 1은 종래의 T형 바이폴라 트랜지스터의 예를 도시하는 평면도,
도 2는 종래의 H형 바이폴라 트랜지스터의 예를 도시하는 평면도,
도 3은 종래의 소스 결합형 유니폴라 트랜지스터의 예를 도시하는 평면도,
도 4는 종래의 매입된 본체 컨택트 구조의 예를 도시하는 단면도,
도 5는 본 발명의 실시예에 따른 바이폴라 트랜지스터를 도시하는 평면도,
도 6은 본 발명에 따른 도 5의 A-A'선을 따라 절단한 단면도,
도 7은 본 발명에 따른 도 5의 B-B'선을 따라 절단한 단면도,
도 8a는 소스 결합형 트랜지스터의 출력 특성을 도시하고, 도 8b는 도 8a의 소스 결합형 트랜지스터의 소스가 출력 단자로서 사용될 때, 출력 특성을 도시하고,
도 9는 본 발명의 바이폴라 트랜지스터의 출력 특성을 도시하고,
도 10은 제 3 영역들 간의 거리가 100㎛인 트랜지스터의 출력 특성을 도시하고,
도 11은 제 3 영역들 간의 거리가 10㎛인 트랜지스터의 출력 특성을 도시하고,
도 12는 최대 허용 전압과 제 3 영역들간의 거리 간의 관계를 도시하는 실험예를 도시하는 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 지지 보드 100 본체
200 게이트 절연막 20 절연층
110 제 1 영역 120 제 2 영역
130 제 3 영역 140 제 4 영역
401, 402 제 1 및 제 2 도전성 게이트 전극
412 도전성 박막 532 배선
이하, 본 발명의 실시예가 설명될 것이다. 도 5는 본 발명의 평면 구조예를 도시한다. 도 6 및 도 7은 그 단면 구조예들을 도시한다. 도 5에서, 도면 부호 110은 제 1 도전형을 가지는 제 1 영역을, 120은 제 1 도전형을 가지는 제 2 영역을, 130은 역 도전형을 가지는 제 3 영역을, 140은 제 1 도전형을 가지는 제 4 영역을 나타낸다. 도면 부호 401, 402는 제 1 및 제 2 도전성 게이트 전극을 나타낸다. 412는 제 1 및 제 2 도전성 전극을 접속시키는 도전성 박막을 나타내는 것으로, 본 실시예에서 도전성 게이트 전극용 재료와 동일한 재료로 제조되고(예컨대, 다결정 실리콘 또는 텅스텐 실리사이드 및 다결정 실리콘으로 구성된 2층막 또는 티타늄 실리사이드 또는 코발트 실리사이드 및 다결정 실리콘으로 구성된 2층막), 상기 막과 상기 전극은 연속적으로 배열된다. 도면 부호 114 및 144는 제 1 및 제 4 영역에 형성된 낮은 불순물 농도를 가지는 부분을 나타내고, 각각 게이트 절연막을 통하여 제 1 및 제 2 도전성 게이트 전극과 부분적으로 중첩된다. 여기서, 출력 영역으로서 동작하는 제 1 및 제 4 영역이 고전압을 견디는 것이 요구되지 않으면, 부분(114, 144)은 제거될 수도 있다. 도면 부호 113, 123, 133, 143, 403은 각각 제 1, 제 2, 제 3, 및 제 4 영역과 게이트 전극을 위한 컨택트 홀을 나타내고, 이 홀을 통하여 각 영역과 금속 박막 배선(511, 532, 514, 504)이 접속된다. 금속 박막 배선(532)은 컨택트 홀(123, 133)을 통하여 제 2 및 제 3 영역과 접속되나, 전위는 고정되지 않는다.
도 6은 본 발명의 실시예에 따른 도 5의 A-A'선을 따라 절단한 단면도이다. 도 7은 도 5의 B-B'선을 따라 절단한 단면도이다. 도면에서, 도면 부호 10은 지지 보드를, 100은 본체를, 200은 게이트 절연막을, 20은 지지 보드와 반도체 박막(제 1 영역(110)(부분(113), 제 2 영역(120), 제 3 영역(130), 제 3 영역(140)(부분(144), 및 본체(100)로 구성된) 간의 절연을 허용하는 절연층을, 300은 소자들을 서로 절연시키는 소위 필드 절연막을, 그리고 310은 배선과 반도체 박막을 서로 절연시키는 절연층을 나타낸다. 채널은 제 1 영역과 제 2 영역 사이의 본체의 표면 상에 또는 그 내부에 존재하고, 제 2 영역과 제 4 영역 사이의 본체의 표면 상에 또는 그 내부에 존재한다. 본체 상의 게이트 절연막을 통하여, 제 1 및 제 2 게이트 전극의 전위는 전기 저항을 제어하는 데 사용된다. 도 7에 도시된 바와 같이, 본체(100)는 본체 컨택트 영역(130)에 인접하여 형성된다. 본체 컨택트 영역은 역 도전형을 가지는 불순물(예컨대, 붕소)이 1E19 atoms/cc 이상으로 첨가되고 저저항이 획득되는 반도체 영역을 사용함으로써 형성될 수도 있다. 그러나, 본체 컨택트 영역이 역 도전형을 가지는 캐리어를 흡수하는 기능 또는 그 페르미 레벨을 제어하는 기능을 수행하는 경우에, 본체 컨택트 영역이 본체를 부분적으로 접촉하는 금속 또는 실리사이드 박막으로서 형성될 수도 있도록 본 발명이 실행될 수 있다. 이 경우, 상기 컨택트 영역은 제 2 영역에 대한 배선(532)에 공통 영역으로서 형성될 수 있다. 또한, 본체와의 헤테로 접합을 허용하는 다른 종류의 반도체 영역이 사용될 수도 있다.
본체는 역 도전형, 진성형, 또는 제 1 도전형일 수도 있다. 제 1 도전형의 경우에서, 인핸스먼트형 트랜지스터를 획득하기 위해서는, 0V의 게이트 전압에서 본체의 전면측에 걸쳐 그 후면측으로 공핍이 달성되는 것이 바람직하다.
게이트 너비 방향으로 제 3 영역의 크기는 리소그래피 기술에서 가능한 최소값으로 설정될 수도 있다. 제 2 영역용 컨택트 홀과 제 3 영역용 컨택트 홀을 개별적으로 형성할 필요가 없다. 컨택트 홀은 제 2 영역과 제 3 영역 간의 경계를 포함하는 부분에 공통으로 형성될 수도 있다.
본 발명의 실시예에 따른 트랜지스터의 전기적 특성은 도 3에 도시된 소스 결합 구조의 트랜지스터의 특성과 비교된다. 구조 및 측정용으로 사용되는 재료 파라미터들은 다음과 같다.
본체에 대하여, 동일한 크기로 사용되는 트랜지스터의 제 1, 제 2, 제 3, 및 제 4 영역과 불순물 농도와 채널 너비 방향으로의 제 2 영역의 크기 w2는 변화없이 사용된다.
본체 : 두께 = 400nm, 도전형 = p형 실리콘, 및 불순물 농도 = 1E16 atoms/cm3.
게이트 : n형 폴리실리콘, 게이트 길이 : L1 = 10㎛ 및 L2 = 5㎛, 게이트 산화막 두께 = 30nm, 및 절연층(20)의 두께 : 400nm.
제 1, 제 2, 및 제 4 영역의 불순물 농도 : 피크값 내지 1E20 atoms/cm3
제 3 영역의 불순물 농도 : 피크값 내지 5E19 atoms/cm3
제 3 영역의 길이 : 3㎛
불순물 농도가 낮은 제 1 및 제 4 영역의 부분의 불순물 농도 : 2.5E17 atoms/cm3및, 길이 : 2㎛, 및
w2 = 25㎛
도 8a 및 8b는 소스 결합 구조의 종래의 트랜지스터의 출력 특성을 도시한다. 도 8a는 제 1 영역이 드레인으로 작용하고, 제 2 영역이 소스로서 작용할 때의 그래프이고, 도 8b는 제 2 영역이 드레인으로서 작용하고, 제 1 영역이 소스로서 작용할 때의 그래프이다. 도 8b의 출력 특성에 나타난 바와 같이, 출력 전압이 약 1V를 초과할 때, 출력 전류는 종래의 MOS 트랜지스터에서와 같은 포화 전류 특성을 나타내지 않으나, 출력 전압이 증가할 때 증가한다. 실제 측정에 의하여 획득된 특성으로부터, 소스 결합 구조의 트랜지스터에서, 제 2 영역이 드레인으로서 사용된다면, 전압에 거의 견디지 못한다는 것이 확인된다.
한편, 도 9는 본 발명에 따른 도 5에 도시된 구조의 트랜지스터의 출력 특성을 도시한다. 출력 특성은 제 1 영역이 드레인으로서 작용하고, 제 4 영역이 소스로서 작용할 때 획득된다. 그러나, 이들이 서로 교환되도록 접속이 수행되어도, 출력 특성은 거의 변하지 않는다. 도 8a에 도시된 출력 특성과 비교하면, 게이트 전압이 높은 부분에서 출력 전류는 증가된 채널 길이(L1/(L1 + l2))에 대응하여 실질적으로 감소한다. 게이트 전압이 게이트 임계 전압에 근접하는 전압 범위에서, 출력 전류의 감소가 향상된다.
트랜지스터의 재료 파라미터와 구조에서, 게이트 길이는 2㎛로 설정되고, 전체 채널 폭은 100㎛로 설정되고, w2의 값만이 변한다. 이 상태에서, 트랜지스터의 출력 전류-출력 전압 특성이 조사된다. w2가 100㎛일 때의 특성은 도 10에 도시되고, w2가 10㎛일 때의 특성은 도 11에 도시된다.
게이트 전압이 고정되는 동안 출력 전압이 증가될 때, 출력 컨덕턴스 dIout/dVout이 트랜지스터의 채널 컨덕턴스과 동일하도록 증가되는 전압은 출력 전압의 최대 허용가능 전압으로서 가정적으로 설정된다. 이것은 도 12의 그래프에 의하여 도시된다.
w2가 100㎛일 때, 최대 허용 전압은 상술된 바와 같이 킹크 효과로 인하여 현저히 감소된다. 킹크 효과 자체는 4V + ΔV의 출력 전압에서 관찰되므로, w2가 100㎛일 때 최대 허용 전압이 5.4V로 상승된다는 것이 관찰될 수 있다. 또한, w2가 채널 길이(약 1.5㎛)의 50배 값인 75㎛일 때, 킹크 효과는 더 경감된다. 따라서, 이 상태에서, 최대 허용 전압은 주로 다음의 인자들에 인해 영향을 받는다. 이 조건은, 제 3 영역이 2개의 제 2 영역들 사이에 형성될 때, 채널 길이의 25배 값과 동일하고, 75/2 = 38㎛로 나타내는 제 2 영역의 너비에 대응한다.
킹크 효과가 경감된 후, 최대 허용 전압을 결정하는 인자는 드레인-본체 접합에서 캐리어의 증가로 인하여 발생된 소수 캐리어가 제 3 영역에 흡수되는 정도이다. 인자에 대하여, w2를 채널 길이의 10배 값 이하로 설정함으로써, 최대 허용 전압이 현저하게 상승할 수 있다는 것이 확인된다.
본 발명의 구조에 따르면, 복수의 제 3 영역이 형성되고, 이로써 역 극성을 가지는 발생된 소수 캐리어가 복수의 제 3 영역 사이의 미소 거리 w2로 효과적으로 흡수될 수 있다. 이 효과로서, 상술된 실시예에서와 같이 출력 전압의 최대 허용 전압의 증가를 구현할 수 있다.
종래의 바이폴라 트랜지스터의 상기와 같은 동일한 효과를 달성하기 위하여, H형 구조가 채용되고, 채널 너비는 상술된 예의 채널 길이 만큼 큰 약 10배 이하인 것이 요구된다. 이것은 단부에서 무시할 수 있는 범위를 제외한 H형 구조의 오버헤드 영역을 포함한다. 이 경우, 필수 전류 용량이 배열을 위한 유닛 구조를 반복적으로 사용함으로써 달성된다. 그 결과, 영역은 일반적인 트랜지스터와 거의 동일하고, 각 유닛 H 구조에서 본체 컨택트 영역으로의 복잡한 배선으로 인하여 오히려 불리하다.
회로 적용에 또한 유리한 본 발명의 효과로서, 트랜지스터가 종래의 본체 전위에 대하여 양 및 음의 전위 모두에서 동작이 가능하도록 형성될 수 있다.
Claims (10)
- 절연 기판 상에 형성된 전계 효과 트랜지스터로서,절연 기판;상기 절연 기판 상에 형성된 반도체 박막;게이트 절연막을 통하여 상기 반도체 박막의 표면 상에 형성된 길이와 너비를 가지는 제 1 게이트 전극;상기 반도체 박막의 표면상에 또는 표면에 형성되고, 평면에서 보았을 때 그 길이 방향으로 상기 제 1 게이트 전극의 양 측면에 배열된 제 1 도전형을 가지는 제 1 영역 및 제 2 영역;상기 제 1 도전형과 반대인 역 도전형을 가지고, 게이트 너비 방향으로 상기 제 2 영역들과 평행으로 배열된 제 3 영역들;상기 제 2 영역들 및 상기 제 3 영역과 공통으로 접속된 도전성 박막;상기 게이트 절연막을 통하여 상기 제 2 영역을 따라 상기 반도체 박막의 표면 상에 형성된, 길이와 너비를 가지는 제 2 게이트 전극; 및상기 제 2 게이트 전극에 대하여 상기 제 2 영역의 반대측 상에 형성된 상기 제 1 도전형을 가지는 제 4 영역을 구비하고,상기 제 1 및 상기 제 4 영역 중 하나는 회로 동작에 따라 출력 영역으로서 사용되는 것을 특징으로 하는 절연 기판 상에 형성된 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 제 2 및 상기 제 3 영역은 복수의 영역들을 구비하고, 상기 복수의 제 2 영역들 중 하나는 게이트 너비 방향으로 상기 복수의 제 3 영역들 사이에 삽입되도록 배열되는 것을 특징으로 하는 절연 기판 상에 형성된 전계 효과 트랜지스터.
- 제 2 항에 있어서,상기 각 제 3 영역들의 거리는 채널 길이의 50배 이하로서 설정되는 것을 특징으로 하는 절연 기판 상에 형성된 전계 효과 트랜지스터.
- 제 2 항에 있어서,상기 제 3 영역들 간의 거리는 채널 길이 이하의 10배로 설정되는 것을 특징으로 하는 절연 기판 상에 형성된 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 제 1 및 상기 제 4 영역 각각은 비교적 낮은 불순물 농도를 가지는 부분과 비교적 높은 불순물 농도를 가지는 부분을 가지고, 상기 비교적 낮은 불순물 농도를 가지는 부분은 상기 비교적 높은 불순물 농도를 가지는 부분보다 상기 제 1 또는 상기 제 2 게이트 전극에 더 가깝께 배열되는 것을 특징으로 하는 절연 기판 상에 형성된 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 절연 기판은 유리, 사파이어, 및 세라믹으로 구성된 그룹에서 선택된 절연 재료로 제조되는 것을 특징으로 하는 절연 기판 상에 형성된 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 절연 기판은 실리콘 기판 상에 형성된 절연막을 가지는 것을 특징으로 하는 절연 기판 상에 형성된 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 제 3 영역들은 실리사이드 금속 박막으로 형성되고, 상기 반도체 박막과 부분적으로 접촉하는 것을 특징으로 하는 절연 기판 상에 형성된 전계 효과 트랜지스터.
- 절연 기판 상에 형성된 전계 효과 트랜지스터로서,절연 기판;상기 절연 기판 상에 형성된 반도체 박막;게이트 절연막을 통하여 상기 반도체 박막의 표면 상에 형성된, 길이와 너비를 가지는 제 1 게이트 전극;상기 반도체 박막의 표면상에 또는 표면에 형성되고, 평면에서 보았을 때 그길이 방향으로 상기 제 1 게이트 전극의 양 측면에 배열된 제 1 도전형을 가지는 제 1 영역 및 제 2 영역;제 1 도전형과 반대인 역 도전형을 가지고, 게이트 너비 방향으로 복수의 영역들을 구비하는 상기 제 2 영역들 사이에 삽입되도록 각각 배열된 제 3 영역들; 및상기 제 2 영역 및 상기 제 3 영역과 공통으로 접속된 도전성 박막을 구비하는 것을 특징으로 하는 절연 기판 상에 형성된 전계 효과 트랜지스터.
- 제 9 항에 있어서,상기 제 2 영역의 너비는 채널 길이의 25배 이하로서 설정되는 것을 특징으로 하는 전계 효과 트랜지스터.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2001-00258334 | 2001-08-28 | ||
| JP2001258334 | 2001-08-28 | ||
| JPJP-P-2001-00276805 | 2001-09-12 | ||
| JP2001276805A JP5001494B2 (ja) | 2001-08-28 | 2001-09-12 | 絶縁性基板上に形成された電界効果トランジスタ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070085014A Division KR100922914B1 (ko) | 2001-08-28 | 2007-08-23 | 절연 기판 상에 형성된 전계 효과 트랜지스터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030019179A true KR20030019179A (ko) | 2003-03-06 |
| KR100919081B1 KR100919081B1 (ko) | 2009-09-28 |
Family
ID=26621140
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020051214A KR100919081B1 (ko) | 2001-08-28 | 2002-08-28 | 절연 기판 상에 형성된 전계 효과 트랜지스터 |
| KR1020070085014A KR100922914B1 (ko) | 2001-08-28 | 2007-08-23 | 절연 기판 상에 형성된 전계 효과 트랜지스터 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070085014A KR100922914B1 (ko) | 2001-08-28 | 2007-08-23 | 절연 기판 상에 형성된 전계 효과 트랜지스터 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7282763B2 (ko) |
| JP (1) | JP5001494B2 (ko) |
| KR (2) | KR100919081B1 (ko) |
| CN (1) | CN1266750C (ko) |
| TW (1) | TW556317B (ko) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100542986B1 (ko) | 2003-04-29 | 2006-01-20 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 상기 박막 트랜지스터 제조 방법 및 이를 이용한 표시장치 |
| KR100543004B1 (ko) | 2003-09-18 | 2006-01-20 | 삼성에스디아이 주식회사 | 평판표시장치 |
| US20050179483A1 (en) * | 2003-11-18 | 2005-08-18 | Hutchens Chriswell G. | High-voltage transistors on insulator substrates |
| US7045873B2 (en) * | 2003-12-08 | 2006-05-16 | International Business Machines Corporation | Dynamic threshold voltage MOSFET on SOI |
| US7084462B1 (en) * | 2005-04-15 | 2006-08-01 | International Business Machines Corporation | Parallel field effect transistor structure having a body contact |
| KR100741976B1 (ko) | 2005-08-25 | 2007-07-23 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 그 제조 방법 |
| KR100878284B1 (ko) | 2007-03-09 | 2009-01-12 | 삼성모바일디스플레이주식회사 | 박막트랜지스터와 그 제조 방법 및 이를 구비한유기전계발광표시장치 |
| DE102007012380A1 (de) * | 2007-03-14 | 2008-09-18 | Austriamicrosystems Ag | MOSFET mit Kanalanschluss und Verfahren zur Herstellung eines MOSFETs mit Kanalanschluss |
| US7652339B2 (en) * | 2007-04-06 | 2010-01-26 | Xerox Corporation | Ambipolar transistor design |
| US8450799B2 (en) * | 2007-10-22 | 2013-05-28 | Seiko Instruments Inc. | Field effect transistor formed on an insulating substrate and integrated circuit thereof |
| US7939865B2 (en) * | 2009-01-22 | 2011-05-10 | Honeywell International Inc. | Metal semiconductor field effect transistor (MESFET) silicon-on-insulator structure having partial trench spacers |
| JP2011009579A (ja) * | 2009-06-26 | 2011-01-13 | Seiko Instruments Inc | 絶縁性基板上の電界効果トランジスタおよびその集積回路 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2461360A1 (fr) * | 1979-07-10 | 1981-01-30 | Thomson Csf | Procede de fabrication d'un transistor a effet de champ du type dmos a fonctionnement vertical et transistor obtenu par ce procede |
| JPS61278164A (ja) * | 1985-06-03 | 1986-12-09 | Hitachi Ltd | 双方向型薄膜半導体装置 |
| JPH04252075A (ja) * | 1991-01-28 | 1992-09-08 | Nec Corp | 半導体装置およびその製造方法 |
| EP0654829A1 (en) * | 1993-11-12 | 1995-05-24 | STMicroelectronics, Inc. | Increased density MOS-gated double diffused semiconductor devices |
| JPH0982969A (ja) * | 1995-09-12 | 1997-03-28 | Toshiba Corp | 薄膜トランジスタおよび液晶表示装置 |
| JP3364559B2 (ja) * | 1995-10-11 | 2003-01-08 | 三菱電機株式会社 | 半導体装置 |
| JPH09283752A (ja) * | 1996-04-12 | 1997-10-31 | Hitachi Ltd | Ｍｉｓ型半導体装置 |
| TW417256B (en) * | 1997-01-31 | 2001-01-01 | Seiko Epson Corp | Semiconductor MOS device and its manufacturing method |
| JP3379376B2 (ja) * | 1997-03-14 | 2003-02-24 | 松下電器産業株式会社 | 電界効果トランジスタおよびそれを用いた電力増幅器 |
| JP3216591B2 (ja) * | 1997-10-29 | 2001-10-09 | 日本電気株式会社 | 電界効果型トランジスタ |
| JP2000031289A (ja) * | 1998-07-08 | 2000-01-28 | Oki Electric Ind Co Ltd | 半導体集積回路装置 |
| JP3463593B2 (ja) * | 1999-03-01 | 2003-11-05 | 日本電気株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP2000332250A (ja) * | 1999-05-18 | 2000-11-30 | Sony Corp | 半導体装置およびその製造方法 |
| JP3573056B2 (ja) * | 1999-07-16 | 2004-10-06 | セイコーエプソン株式会社 | 半導体装置、半導体ゲートアレイおよび電気光学装置および電子機器 |
| US6441434B1 (en) * | 2000-03-31 | 2002-08-27 | Advanced Micro Devices, Inc. | Semiconductor-on-insulator body-source contact and method |
-
2001
- 2001-09-12 JP JP2001276805A patent/JP5001494B2/ja not_active Expired - Fee Related
-
2002
- 2002-08-27 TW TW091119429A patent/TW556317B/zh not_active IP Right Cessation
- 2002-08-27 US US10/228,847 patent/US7282763B2/en not_active Expired - Lifetime
- 2002-08-28 CN CNB021443785A patent/CN1266750C/zh not_active Expired - Fee Related
- 2002-08-28 KR KR1020020051214A patent/KR100919081B1/ko active IP Right Grant
-
2007
- 2007-08-23 KR KR1020070085014A patent/KR100922914B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| US7282763B2 (en) | 2007-10-16 |
| KR100919081B1 (ko) | 2009-09-28 |
| JP2003152184A (ja) | 2003-05-23 |
| TW556317B (en) | 2003-10-01 |
| KR20070091259A (ko) | 2007-09-10 |
| CN1407609A (zh) | 2003-04-02 |
| US20030052373A1 (en) | 2003-03-20 |
| KR100922914B1 (ko) | 2009-10-22 |
| JP5001494B2 (ja) | 2012-08-15 |
| CN1266750C (zh) | 2006-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100922914B1 (ko) | 절연 기판 상에 형성된 전계 효과 트랜지스터 | |
| US8049223B2 (en) | Semiconductor device with large blocking voltage | |
| EP0656661B1 (en) | DMOSFET with a resistance for improving the reverse bias conduction | |
| US6737705B2 (en) | Insulated gate semiconductor device | |
| US7067876B2 (en) | Semiconductor device | |
| JP3393148B2 (ja) | 高電圧パワートランジスタ | |
| US5146298A (en) | Device which functions as a lateral double-diffused insulated gate field effect transistor or as a bipolar transistor | |
| KR100393201B1 (ko) | 낮은 온 저항과 높은 브레이크다운 전압을 갖는 고전압수평형 디모스 트랜지스터 | |
| TWI381525B (zh) | 雙向電晶體及其形成方法 | |
| US6091086A (en) | Reverse blocking IGBT | |
| US5910664A (en) | Emitter-switched transistor structures | |
| KR20120091231A (ko) | 선택적으로 도핑된 ｊｆｅｔ 영역들을 갖는 파워 반도체 디바이스들 및 이러한 디바이스들을 형성하는 관련 방법들 | |
| TWI389311B (zh) | 半導體裝置及製造方法 | |
| US10192870B2 (en) | Semiconductor device | |
| JP2003152184A5 (ko) | ||
| KR940019000A (ko) | 절연반도체 장치 및 그의 제조방법(a dielectrically isolated semiconductor device and a method for its manufacture) | |
| JP3489404B2 (ja) | 絶縁ゲート型半導体装置 | |
| KR20010102237A (ko) | 반도체 디바이스 | |
| JP3509896B2 (ja) | 半導体装置 | |
| US20020093052A1 (en) | Semiconductor device | |
| US6459101B1 (en) | Semiconductor device | |
| US5497011A (en) | Semiconductor memory device and a method of using the same | |
| KR100518506B1 (ko) | 트랜치 게이트형 전력용 모스 소자 및 그 제조방법 | |
| KR100316723B1 (ko) | 낮은 온 저항과 큰 견고함을 갖는 전력용 모스 트랜지스터 | |
| US8450799B2 (en) | Field effect transistor formed on an insulating substrate and integrated circuit thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120821 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20130820 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20140825 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20150819 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20160818 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20170823 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20180904 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20190829 Year of fee payment: 11 |