JP3216591B2 - 電界効果型トランジスタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩ等の半導体
装置に用いられる電界効果型トランジスタに関し、特に
絶縁体上に形成されるＳＯＩトランジスタに関するもの
である。

【０００２】

【従来の技術】絶縁体上の半導体層に形成される電界効
果型トランジスタ、すなわちＳＯＩ−ＭＯＳＦＥＴにお
いて起る基板浮遊効果と呼ばれる異常動作を抑制するた
めに、いくつかの電界効果型トランジスタ構造が提案さ
れている。基板浮遊効果とは、絶縁体上の半導体（ＳＯ
Ｉ；Silicon on insulator）層に正孔が蓄積することに
より、ＳＯＩ層の電位が変動して異常動作が起きること
をいい。これを防ぐためにはＳＯＩ層中の正孔を排除す
る方法を講じる必要がある。

【０００３】図２４、図２５に示すｎチャネル電界効果
型トランジスタが大村によってアイイーイーイー、トラ
ンザクションズ、オブ、エレクトロンデバイシズ、３１
巻、８号、１３９１ページ（IEEE Trans. Electron Dev
ices, Vol.35, No.8, p.1391) に記されている。ここで
図２４は平面図、図２５は断面図である。

【０００４】半導体層上にゲート絶縁膜を介してゲート
電極１０２が設けられ、ゲート電極１０２を挟んでソー
ス１０１、ドレイン１０３が設けられている。ドレイン
領域１０３はｎ型不純物を高濃度に導入したｎ⁺ 領域よ
りなり、ソース領域１０１にはｎ型不純物を高濃度に導
入したｎ⁺ 領域１０４と、ｐ型不純物を高濃度に導入し
たｐ⁺ 領域１０５が設けられている。半導体層（ＳＯＩ
層１０８）は埋め込み酸化膜１０９上に形成されてい
る。

【０００５】ゲート電極１０２下のチャネル形成領域に
おいて生成された正孔は、ゲート電極１０２の下に位置
する半導体層を経由して、ｐ⁺ 領域１０５に隣接する領
域まで流れ、その後ｐ型領域１０５を通して排除され
る。これは正孔がｎ⁺ 領域には流入できないが、ゲート
下部の半導体層をチャネル幅方向（ゲートとソース／ド
レイン領域の境界に平行な方向）に流れることは可能で
あること、およびｐ⁺ 領域には容易に流入できることを
それぞれ利用するものである。このトランジスタはこの
ように正孔を排除することにより、基板浮遊効果を抑制
している。

【０００６】図２６に示すｎチャネル電界効果型トラン
ジスタが、公開特許公報、平７−２２１３１４号に記さ
れている。ｎ⁺ 領域からなるソース１０１、ドレイン１
０３から離れた位置において、ゲート電極１０２に隣接
する半導体層に、ｐ⁺ 領域１０５が設けられている。こ
のトランジスタは、ゲート電極を軸にソース／ドレイン
方向に対称であるという特徴をもつ。

【０００７】また、図３０のような構造が、ファープレ
ーグによって１９９２年アイイーディーエム、テクニカ
ル、ダイジェスト、３３７頁に掲載されている。この構
造ではソース領域１０２の上部がｎ⁺ 型領域（１０
４）、下部がｐ型領域（１０５）によって構成され、ア
ルミ配線１１１がｎ⁺ 型領域、ｐ型領域の双方に接触し
ている。ソース領域上部のｎ⁺ 型領域は、通常のソース
と同じく電子の供給源として作用する。ソース領域下部
のｐ⁺ 領域１０５は図２４におけるｐ⁺ 領域１０５と同
様に正孔を流入させ、これをチャネル形成領域から排除
する作用をもつ。ｐ ⁺ 型領域に流入した正孔は配線を通
して排除されるか、あるいはｎ⁺ 領域へのトンネリング
と電子との再結合により排除される。

【０００８】同様にソースの下にｐ⁺ 領域を設ける構造
は公開特許公報、平２−１５９７６７号、平３−９４４
７１号にも記載されている。

【０００９】図２４，２５，３０の構造ではｐ⁺ 領域は
ｎ⁺ 領域と配線によって互いに接続されている。また配
線が設けられない場合においても、高濃度のｎ型層と高
濃度のｐ型層の間では、バンド間トンネルにより導通す
るので、電気的に接続されることになる。

【００１０】また、図２７，２８のように、分離領域
（素子領域でない領域）の半導体層を除去せず、その代
わり分離領域の半導体層の上部にフィールドシールド電
極（ＦＳゲート１２２）を設ける方法が、岩松らによっ
て特開平７−９４７５４公報に記載されている。

【００１１】ここで図２７は平面図、図２８はＡ１０４
−Ａ１０４’における断面図である。

【００１２】この場合、正孔はＦＳゲート１２２の下部
を通り、ボディコンタクト１３３を通して排除される。

【００１３】また、図２９のような構造が、公開特許公
報、平５−１１４７３４に記載されている。これは、Ｓ
ＯＩ層１０８上にｎ⁺ ポリシリコン１４５よりなるソー
ス／ドレイン領域を設けるとともに、ソース１０１から
みてゲート電極１０２の反対側に、ｐ⁺ 領域１０５、ｐ
ポリシリコン１４６を設ける。チャネル領域で発生した
正孔はソース／ドレイン領域の下部を通り、ｐ⁺ 領域１
０５、ｐ＋ポリシリコン１４６から排除される。

【００１４】

【発明が解決しようとする課題】ｎチャネルトランジス
タを例に、従来技術の課題について述べる。

【００１５】図２４，２５，２６に示す従来技術による
構造においては、ｐ⁺ 領域１０５がゲート電極１０２に
接する領域において、有効にチャネルが形成されないと
いう、第一の課題を持つ。ｎチャネルトランジスタにお
いては、チャネルを形成する電荷はｎ⁺ 型のソースから
供給されるが、ｐ⁺ 領域１０５が設けられると、この領
域からはチャネルを形成する電荷が供給されず、ソース
の実効的な幅が減少してしまう。これはチャネル幅（ソ
ース／ドレインとゲートの境界の長さ）の実効値が低下
することになる。チャネル幅の実効値が減ると、チャネ
ルを流れる電流が減る。ｐ⁺ 領域を設けると、Ｐ領域に
隣接するゲート電極の下部には、ゲート容量（ゲートと
チャネル間の負荷容量）が付くので、その分だけゲート
容量が増しているにもかかわらず、実効的なチャネル幅
を増加させる寄与がないので、ｐ ⁺ 領域を設けない場合
に比べて、動作速度が低下する。

【００１６】この課題は、正孔をゲート下部においてチ
ャネル幅方向（ソ−ス／ドレイン領域とゲートの境界に
平行な方向）に流してｐ⁺ 領域に導き、ｐ型領域から正
孔を排除するという動作原理に起因して、必然的に発生
するものである。

【００１７】また、図２４，２５，２９，３０の構造で
は、トランジスタの構造がゲート電極を軸に対称でない
という第二の課題を持つ。

【００１８】一般の電界効果型トランジスタにおいて
は、ソース／ドレイン領域は同じ構造を持ち、互いに交
替可能である。それに対して、これらの従来例は、ｐ⁺
領域を持つ領域はソースとしてのみ用いられ、ドレイン
とすることができない。これは高電圧側となるドレイン
にｐ⁺ 領域があると、ｐ⁺ 領域は高電圧となるｎ⁺ 領域
に接続されているために、それ自身も高電圧となるの
で、ドレイン側のＰ⁺ 領域とソース側のｎ領域が順バイ
アスとなり、ゲートにＯＦＦ信号が入力された状態にお
いても、大量の漏れ電流が流れるためである。

【００１９】トランスファゲート、ＤＲＡＭ（ダイナミ
ックランダムアクセスメモリ）セル等に用いられるトラ
ンジスタは、ソース／ドレイン領域のいずれが高電圧側
となるかは、回路動作に依存して動的に変化する。これ
らの目的に用いるためには、トランジスタの構造が対称
的であり、状況に応じて、ソース／ドレイン領域が交替
可能でなければならない。したがって、非対称なトラン
ジスタは、トランスファゲート、ＤＲＡＭセル等に用い
ることができない。

【００２０】また、ゲートアレイ等のＬＳＩでは、予め
用途を決めずに拡散層等を形成しておき、後から、用途
に応じて配線パターンを決める。したがって、ソース／
ドレイン領域のいずれがソースとなり、ドレインとなる
かが確定するのは、配線パターンが確定してからであ
り、拡散層形成時には確定していない。したがって、ゲ
ートアレーにおいては、ソース／ドレイン領域が互換で
あるトランジスタを形成しておく必要があり、ソース、
ドレインの役割が固定される非対称なトランジスタを用
いることができない。

【００２１】また、非対称な構造を作成するには、ｐ⁺
領域を、ゲート電極の上にかかるようにパターニングさ
れたレジスト等をマスクにして、イオン注入によってソ
ース／ドレイン領域の一方だけに作る必要があるが、ゲ
ート長（ソースとドレインを結ぶ方向におけるゲート電
極の幅）が短いトランジスタでは、このようなレジスト
のパターニング作業は極めて困難となる。

【００２２】また、ＳＯＩトランジスタは分離領域（ソ
ース、ドレイン、チャネルがいずれも形成されない領
域）に半導体層がないために、分離領域において、配線
−半導体層、またはゲート−半導体層との間に寄生容量
が付かない。しかし、図２７，２８の構造ではフィール
ドシールド電極（ＦＳゲート）を設けることにより、配
線やゲートとフィールドシードル電極間に寄生容量が付
くために、ＳＯＩトランジスタの長所が失われるとい
う、第三の課題を持つ。また、この構造では、フィール
ドシールド電極を形成するために工程が複雑になるとい
う第四の課題を持つ。

【００２３】図２９の構造では、ボディコンタクト（１
０５、１４６）がソース１０１から見てゲート１０２の
反対側にあるので、図３１に示すように、トランジスタ
が連続して接続されるようなパターンには用いることが
できないという、第五の課題を持つ。また、ソース／ド
レイン領域をポリシリコンにより形成するが、ポリシリ
コンは通常、ソースやドレインが形成される単結晶シリ
コンに比べ、寄生抵抗が大きいという第六の課題を持
つ。

【００２４】図２７，２８，２９の構造では、いずれも
ボディコンタクト用の配線パターンが必要となるという
第七の課題を持つ。ＳＯＩ素子の特徴では、ウェルコン
タクトを省略して、配線を単純化できるという特徴を持
つが、これらの構造ではその長所が失われる。

【００２５】

【課題を解決するための手段】本発明は、上記従来技術
の電界効果型トランジスタの有する課題の解決をその目
的としてなされたものである。

【００２６】本発明の電界効果型トランジスタは、酸化
膜上の半導体層上に、ゲート絶縁膜を介してゲート電極
を設け、ゲート電極の両側の半導体層において、少なく
ともその上部は第一導電型の不純物が高濃度に導入され
たソース／ドレイン領域をなし、ソース／ドレイン領域
の下部の領域またはゲート電極を挟んでソース／ドレイ
ン領域に隣接する領域（低不純物濃度帯）が不純物を低
い濃度に導入した領域をなし、該不純物濃度の低い領域
から、ゲートとソース／ドレイン領域の境界に平行な方
向に突起した、半導体よりなる延長領域が設けられ、延
長領域において少なくとも一部に第二導電型不純物を高
濃度に導入した領域が設けられ、該第二導電型不純物を
高濃度に導入した領域とソース／ドレイン領域の間に
は、延長領域の一部またはゲート電極を挟む該ソース／
ドレイン領域に隣接する領域において、不純物濃度が低
い領域が設けられていることを特徴としている。

【００２７】上記の構成によって、本発明においては、
正孔はソース／ドレイン領域下部の低不純物濃度領域、
またはその横の低不純物濃度領域を経て、延長部に達
し、第二導電型不純物を高濃度に導入した領域から排除
される。

【００２８】従来技術における前述の第一の課題は、正
孔をゲート下部においてチャネル幅方向に流してチャネ
ル形成領域（ゲート電極下部の半導体領域）に接して設
けられたｐ⁺ 型領域に導き、ｐ⁺ 型領域から正孔を排除
するという構造に起因して、発生する。

【００２９】これに対して、本発明では、正孔を低不純
物濃度領域においてチャネル幅方向に対して垂直な方向
に流し、低不純物濃度領域に隣接するｐ⁺ 領域から正孔
を排除している。ソース／ドレイン領域下部の低不純物
濃度領域、またはその横の低不純物濃度領域が正孔をチ
ャネル幅方向に対して垂直な方向に流すための経路とな
るので、チャネル形成領域に接してｐ⁺ 型領域を設ける
必要がない。したがってｐ⁺ 領域を設けることにより実
効的なチャネル幅が減る問題を解消または抑制でき、第
一の課題が解消または抑制される。

【００３０】特に、ゲート電極を挟みかつソース／ドレ
イン領域に隣接した領域に不純物が低い濃度に導入した
領域（低不純物濃度帯）を持たず、該第二導電型不純物
を高濃度に導入した領域とソース／ドレイン領域の間に
は、該延長領域の一部において、不純物濃度が低い領域
を設けた場合、チャネル幅の実効的な減少は全くない。

【００３１】また、ゲート電極を挟みかつソース／ドレ
イン領域に隣接した領域に、不純物を低い濃度に導入し
た領域（低不純物濃度帯）を設ける場合においても、ｐ
⁺ 領域をゲート電極に隣接して設ける場合に比べて、そ
の幅を狭くできるので、チャネル幅の実効的な減少を抑
制できる。

【００３２】その理由は以下の通りである。ｐ⁺ 領域を
ゲート電極に隣接して設ける場合、その中に配線と接続
するコンタクト領域を設ける必要がある。したがって、
従来技術におけるｐ⁺ 領域は、コンタクトの幅、およ
び、それを囲む一定のマージンを含むだけの幅が必要と
なり、正孔の排除に最低限必要な幅よりも大きな幅が必
要になる。本発明の構造においては、正孔を排除するた
めのコンタクトはゲートから離れた延長領域に取るの
で、この問題は生じず、該ソース／ドレイン領域に隣接
した不純物を低い濃度に導入した領域の幅を小さくでき
る。

【００３３】また、第二導電型不純物を高濃度に導入し
た領域とソース／ドレイン領域の間には、不純物濃度の
低い低不純物濃度帯、延長部があり、これらの領域に空
乏層が形成されるので、ｐ⁺ 領域とｎ領域との間の空乏
層により電界が緩和され、バンド間トンネルによる導通
が妨げられる。従ってｐ⁺ 領域がｎ領域の電位に連動す
ることが妨げられる。

【００３４】したがって、第二導電型不純物を高濃度に
導入した領域がドレイン側にあっても、ｐ⁺ 領域の電位
が上昇しないので漏れ電流は流れない。第二導電型不純
物を高濃度に導入した領域をドレイン側に設けることが
でき、対称構造が得られるので、非対称構造に起因す
る、前述の第二の課題が、解決される。また、フィール
ドシールド電極を設けないので、第三、第四の課題が解
決される。また、ボディコンタクトがソース／ドレイン
領域から見て、チャネル幅方向にあるので、第五の課題
が解決される。

【００３５】また、ソース／ドレイン領域に接地電位が
与えられる状態で、ソース／ドレイン領域の下部の全て
が空乏層になるように、ソース／ドレイン領域下部の第
二導電型の不純物濃度を低く設定する。

【００３６】すると、ソース／ドレイン領域の下では空
乏層がＳＯＩ層の下まで届く。これにより、ドレイン領
域下部の寄生容量が低減するので、動作速度が向上す
る。また、正孔は電位の低いところを流れるが、空乏層
の電位はソース／ドレイン領域よりも低いので、ソース
領域下部の空乏層が正孔の経路とならしめることができ
る。

【００３７】また、チャネルが形成されるしきい値とな
る電圧がゲート電極に加えられたときに、ゲート電極下
部に位置する半導体層が、全て空乏層となるように、半
導体層の不純物濃度を設定する。ゲート電極下部に位置
する半導体層が、全てが空乏層になると（完全空乏化す
ると）、正孔が蓄積しにくくなる。これは正孔の排除能
力に関する負担を減らし、本発明の効果をより顕著なら
しめることができる。

【００３８】本発明はゲート電極に接してｐ⁺ 領域を設
けず、不純物濃度の低い領域を通して正孔をｐ⁺ 領域に
導く。不純物濃度の低い領域はｐ⁺ 領域に比べて正孔を
流す能力が劣るが、完全空乏化により正孔の蓄積を減ら
すことにより、正孔を流す能力が劣るという問題を相殺
できる。

【００３９】また、ゲート電極を挟みかつソース／ドレ
イン領域に隣接した領域に、不純物を低い濃度に導入し
た領域を持たず、該第二導電型不純物を高濃度に導入し
た領域とソース／ドレイン領域の間には、該延長領域の
一部において、不純物濃度が低い領域を設ける。

【００４０】この場合においても、ソース／ドレインの
下を経由して正孔を排出できるので、前述の第二の課題
を解決できる。

【００４１】また、延長領域の一部に設けられた第二導
電型不純物が、酸化膜の下にある半導体層または導電体
層に接続されることができる。トランジスタに接して配
線に接したボディコンタクトを設ける必要がなく、前述
の第七の課題を解決できる。

【００４２】また、ソース／ドレイン領域をエピタキシ
ャル層より形成し、その下に低濃度領域を設け、低濃度
領域がソース／ドレイン領域から離れた領域で第二導電
型の高不純物濃度領域に接続されるようにすると、ソー
ス／ドレインが単結晶になるので、前述の第六の課題が
解決される。

【００４３】また、延長領域に高不純物濃度の第二導電
型領域を設けず、延長部に金属を直接接触させる。

【００４４】また、ゲート電極を挟んでソース／ドレイ
ンが形成されない半導体層に隣接し、ゲート電極下部に
半導体層に位置する領域において、ゲート電極とその下
に位置する半導体層の間に、他の領域のゲート絶縁膜よ
りも厚い絶縁膜を設ける。あるいは、ゲート電極を挟ん
でソース／ドレインが形成されない半導体層に隣接し、
ゲート電極下部に位置する半導体層において、ゲート電
極下の他の領域よりも、第二導電型不純物の濃度を高く
する。

【００４５】これらにより、ゲート電極を挟んでソース
／ドレインが形成されない半導体層に隣接し、ゲート電
極下部に半導体層に位置する領域のしきい値電圧を高く
して、チャネルの形成を抑制できる。すると低不純物濃
度帯２１にはチャネルが形成され難くなり、この部分に
ゲート−チャネル間の容量が付かなくなる。これによ
り、ゲート−チャネル間の容量が減らずにソース／ドレ
イン領域の有効幅が減るという前述の第一の課題に関連
する問題が軽減される。

【００４６】また、該延長領域の一部またはゲート電極
を挟む該ソース／ドレイン領域に隣接する領域において
設けられる、不純物濃度が低い領域上の絶縁膜上に、ソ
ースに接続した配線が位置するようにする。

【００４７】あるいはこれらの領域の上部に、該第二導
電型不純物を高濃度に導入した領域に接続した配線が位
置するようにする。

【００４８】これらの領域がソースに接続した配線また
は該第二導電型不純物を高濃度に導入した領域に接続し
た配線に覆われると、これらの低不純物濃度領域は接地
電位（または配線の電位）よりも低くなる。正孔は電位
の低いところを流れるので、これらの領域に正孔が流れ
やすくなる。

【００４９】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態について述べる。

【００５０】図１に本発明に基づく電界効果型トランジ
スタの平面図をｎチャネルトランジスタの場合について
示す。図１のＡ１−Ａ１’断面、Ｂ１−Ｂ１’断面をそ
れぞれ図２、図３に示す。

【００５１】酸化膜１１上の半導体層２の上に、ゲート
電極４が設けられる。ゲート電極４を挟む半導体層２に
おいて、その上部はｎ⁺ 型ソースドレイン領域５をな
し、半導体層２の下部は低い濃度の不純物を拡散したｐ
^- 領域２６をなす。ゲート電極４の下部にはゲート絶縁
膜３が設けられ、ゲート電極の下部の半導体層２はチャ
ネル形成領域２７をなす。ソース／ドレイン領域５上に
はソース／ドレインコンタクト２３が設けられアルミニ
ウム２４よりなる配線に接続される。但し、素子構造を
解りやすくするために、アルミニウム２４は図３おいて
のみ示す。

【００５２】半導体層２の一部領域では半導体層内、層
上のいずれにもソース／ドレイン領域５が設けられず、
不純物が低濃度に導入された低不純物濃度帯２１をな
す。さらに低不純物濃度帯２１からチャネル幅方向に突
起した、延長領域７が設けられる。ただし、ここでチャ
ネル幅方向とはソース／ドレイン領域とゲート電極の境
界に並行な方向をいう。延長領域７の少なくとも一部に
はｐ型不純物を高濃度に導入したｐ⁺ 領域８が設けら
れ、ｐ領域にはボディコンタクト９が設けられ、アルミ
ニウム２４よりなる配線に接続される。ボディコンタク
ト９に接続される配線は、接地電位を保つか、あるいは
少なくとも半導体層のバンドギャップよりも小さな電
位、例えばシリコンであれば１．１２Ｖ以下の電位を保
つ。ボディコンタクトに接続される配線の電位は、接地
されるか、負である場合に、ボディコンタクトの正孔排
除能力が高くなる。しかし、接地電位よりも電位が高く
とも、ある程度の排除能力が得られる。しかしバンドギ
ャップに相当する電位よりも高くなると、ボディコンタ
クトからソースへの漏れ電流が顕著になるので、これは
避ける必要がある。

【００５３】この構造において、チャネル部において発
生した正孔は、ソース／ドレイン領域下部の低濃度領域
２６および低不純物濃度帯２１を経て、延長領域７に形
成されたｐ⁺ 領域８へと流れ込み、ボディコンタクト９
を通して排除することができる。したがって、基板浮遊
効果の原因となる正孔は排除されることになる。

【００５４】従来技術における第一の課題（実効的なチ
ャネル幅の低下）は、正孔をゲート下部においてチャネ
ル幅方向に流してｐ⁺ 領域に導き、チャネル形成領域
（ゲート電極下部の半導体領域）に接して設けたｐ⁺ 型
領域から正孔を排除するという構造に起因して、発生す
る。

【００５５】これに対して、本発明では、正孔を低不純
物濃度領域（２１、２６）においてチャネル幅方向に対
して垂直な方向に流し、低不純物濃度領域に隣接するｐ
⁺ 領域８から正孔を排除する。ソース／ドレイン領域下
部の低不純物濃度領域２６、またはその横の低不純物濃
度領域２１が正孔をチャネル幅方向に対して垂直な方向
に流すための経路となるので、チャネル形成領域に接し
てｐ⁺ 型領域を設ける必要がない。したがって、ｐ⁺ 領
域を設けることにより実効的なチャネル幅が低下すると
いう問題を解消または抑制でき、前述の第一の課題が解
決される。

【００５６】特に、低不純物濃度帯２１を持たず、ソー
ス／ドレイン領域とｐ⁺ 領域の間に低濃度領域３２が設
けられ、ソース／ドレイン領域の下に低濃度領域２６を
持つ構造（図１３、及びそのＢ１３−Ｂ１３’断面、図
１４）では、チャネル幅の実効的な減少は全くない。ま
た、低不純物濃度帯２１を設ける場合においても、ｐ ⁺
領域をゲート電極に隣接して設ける場合に比べて、低不
純物濃度帯２１の幅を狭くできるので、チャネル幅の実
効的な減少を抑制できる。

【００５７】その理由は以下の通りである。従来例（図
２４，２５，２６）のようにｐ⁺ 領域１０５をゲート電
極に隣接して設ける場合、その中に配線と接続するコン
タクト領域を設ける必要がある。したがって、従来技術
におけるｐ⁺ 領域は、コンタクトの幅、および、それを
囲む一定のマージンを含むだけの幅が必要となり、正孔
の排除に最低限必要な幅よりも大きな幅が必要になる。
本発明の構造においては、正孔を排除するためのコンタ
クトはゲートから離れた延長領域７にとるので、低不純
物濃度帯２１の幅を小さくでき、前述の第一の課題を抑
制できる。

【００５８】ｐ⁺ 領域８とソース／ドレイン領域５は、
低不純物濃度帯２１又はｐ領域３２によって隔離されて
いるので、互いの導通はない。すなわち、両者（ｐ⁺ 領
域とソース／ドレイン）が隔離されることにより、両者
間の電界強度が緩和される。従って、ドレインが高い電
位になる場合においても、強電界が原因となって両者間
にバンド間トンネル電流が流れることを防げる。よっ
て、ｐ⁺ 領域がドレイン側にあっても、ドレインとボデ
ィコンタクト間の漏れ電流は流れない。したがって、ボ
ディコンタクトをソース／ドレイン領域の両方に設ける
ことができ、前述の第二の課題（非対称性）を解決する
ことができる。

【００５９】また、図２４、２６の従来例のように、ｐ
⁺ 領域に接して、ゲートの下に位置する半導体層を正孔
の経路として設ける必要がないので、ゲート電極とその
半導体層との間の寄生容量が付かない。また、図２７の
従来例のようなフィールドシールド電極を設けないので
前述の第三、第四の課題を解決する事ができる。

【００６０】またソース／ドレイン領域からチャネル幅
方向に延長した部分にボディコンタクトを設けるので、
ゲートアレイ等トランジスタ連続して接続した構造にも
適用することができる。よって、前述の第五の課題を解
決される。

【００６１】以下、他の実施の形態について述べる。

【００６２】ソース／ドレイン領域に接地電位が与えら
れる状態で、第一導電型ソース／ドレイン領域の下部の
全てが空乏層になるように、ソース／ドレイン領域下部
の第二導電型の不純物濃度を低く設定することができ
る。

【００６３】すると、ソース／ドレイン領域の下では空
乏層がＳＯＩ層の下まで届く。これにより、ドレイン領
域下部の寄生容量が低減するので、動作速度が向上す
る。また、正孔は電位の低いところを流れるが、空乏層
の電位はソース／ドレイン領域よりも低いので、ソース
領域下部の空乏層が正孔の経路になることができる。

【００６４】また、チャネルが形成されるしきい値とな
る電圧がゲート電極に加えられたときに、ゲート電極下
部に位置する半導体層が、全て空乏層となるように、半
導体層の不純物濃度を設定することができる。ゲート電
極下部に位置する半導体層が、全てが空乏層になると、
その領域の電位が上がるので正孔が蓄積しにくくなる
る。これは正孔の排除能力に関する負担を減らし、本発
明の効果をより顕著ならしめることができる。

【００６５】本発明はゲート電極に接してｐ⁺ 領域を設
けず、不純物濃度の低い領域を通して正孔をｐ⁺ 領域に
導く。不純物濃度の低い領域はｐ⁺ 領域に比べて正孔を
流す能力が劣るが、完全空乏化により正孔の蓄積を減ら
すことにより、正孔を流す能力が劣るという問題を相殺
できる。

【００６６】また、図４，５，６および７はｐ⁺ 領域８
が配線２４に接続されず、ボディプラグ１５によってシ
リコン基板１０と接続される場合の本発明の実施の形態
の説明図で、図４、図５はボディプラグ１５がｐ⁺ 領域
を貫く場合、図６、図７はｐ ⁺ 領域を貫かないでその側
面から接する場合である。図８はボディプラグ１５がｐ
⁺ 領域８に下から接する場合である。

【００６７】ｐ⁺ 領域８はその直下のシリコン基１０板
に接続され正孔はシリコン基板１０に排出されるので、
ｐ⁺ 領域と接地線を接続する配線を作る必要がない。ま
たシリコン基板１０に、ボディプラグ１５と接する部分
に埋め込みｐ⁺ 領域２８を設ける場合を図９、図１０に
示す。シリコン基板１０に埋め込みｐ⁺ 領域を設ける
と、シリコン基板内の正孔の導通が改善される。

【００６８】図１の構造においてソース／ドレイン領域
をエピタキシャル層３０により形成する場合を図１１に
示す。エピタキシャル層からのリンを浅く拡散させるこ
とにより、半導体層の表面にｎ⁺ 領域３１が浅く形成さ
れる。

【００６９】図１において、低不純物濃度帯２１を設け
ない場合を図１３、図１４に示す。この場合は延長領域
７のうち、ソース／ドレイン領域に接する部分に、ｐ^-
領域３２を設ける。この場合、延長領域７中のｐ^- 領域
３２が、低不純物濃度帯２１に代わって、ｐ⁺ 領域とソ
ース／ドレイン領域５との間の電界を緩和する作用を持
つ。また低不純物濃度帯２１と延長領域７中のｐ^- 領域
３２の両方を設けても良い。

【００７０】また、低不純物濃度帯２１を設ける場合
で、ソース／ドレイン領域５が半導体層２の裏側に達す
る場合のＢ１−Ｂ１’における断面図を図１５に示す。
この場合は正孔はゲート電極下のチャネル領域をチャネ
ル幅方向に流れ、低不純物濃度帯２１に達した後、延長
領域７から排出される。この場合、ソース／ドレイン領
域がＳＯＩ層の下に達してもよいので、ソース／ドレイ
ン領域の形成に対して、浅い接合を形成する必要がな
い。

【００７１】また、図１３の構造において、延長部にｐ
⁺ 領域を設けず、金属を直接接触させ、ショットキーコ
ンタクト（配線２４と低濃度層２１の接続部）を取る場
合を図１７に示す。この場合、配線にタングステン、タ
ングステンシリサイド等を用いても良い。また、ショッ
トキー障壁の大きさを調整するために、低濃度層２１と
配線２４の間に中間層として、ＴｉＮ、タングステンシ
リサイド等の金属、あるいは金属元素を含む化合物を挟
んでも良い。この場合、ショットキーコンタクトは、低
濃度層２１と中間層とによって形成される。

【００７２】低濃度の半導体層に金属を接触させたショ
ットキーコンタクトは、整流性を持つ。ショットキーコ
ンタクトを形成する金属を接地する場合（金属側の電位
が低い場合）のバンド図を図３２に示す。余剰な正孔は
金属側へ流れることができるが、電子はチャネル側から
も、金属側からも、低濃度の半導体層（ｐ^- 領域）に形
成される障壁のために流れることができない。また、金
属側の電位が高い場合を図３３、図３４に示す。もしｐ
型不純物濃度の高いｐ基板に金属を接触させると、図３
３のようになり、金属に接触するｐ基板において空乏層
が形成される領域に、薄い障壁が形成され、正孔はこの
障壁をトンネル現象により通り抜けるので、金属側から
余計な正孔電流が注入されることになる。これに対し
て、本発明のように金属が低濃度のｐ^- 領域、または真
性（ｉ）領域に接触する場合を図３４に示す。この場
合、低濃度領域、ｉ領域はドレイン電圧の影響を受け、
ドレイン電位に近い電圧になるので、図３４のように正
孔に対する障壁が形成され、正孔が注入されない。これ
は特に図１３のように、低濃度領域がドレイン下の低濃
度領域を介してのみチャネルに接続する場合に図３４に
示すように、ドレイン電界の影響を受けた領域が障壁と
なるので、効果が顕著になる。

【００７３】また、図１８はゲートアレイ等、トランジ
スタが複数個連結されて配置される場合、図１の構造を
連結した状態を示し、図１９はｐ⁺ 領域８を延長し、ボ
ディコンタクト９をゲート電極に対するコンタクト２２
よりも外側に設けた例を示す。図１８のように、ボディ
コンタクトは、ｐ⁺ 領域を覆うように開けられてよい。
（コンタクトを囲むようなｐ⁺ 領域のマージンを取らな
い）。

【００７４】また、ゲートアレイにおいて、ソースとな
る電極においては、ボディコンタクトとソースを互いに
接続する。ドレインとなる領域においては、ｐ⁺ 領域上
部にコンタクトホールを開けないようにする。これによ
り、ドレインとなる領域においては、ｐ⁺ 領域上部をド
レインに接続する配線が通過する場合も、通過しない場
合のいずれにおいても、ｐ⁺ 領域とドレイン電極が電気
的に短絡することを防ぐことができる。

【００７５】トランスファゲートのように、ソース／ド
レイン領域のいずれが高電圧側になるかが確定しない場
合には、ボディコンタクトをソース／ドレイン領域と接
続せず、ボディコンタクトは全て接地する。すなわち接
地電位を持つ配線に接続する。

【００７６】また、図２０に、ソース／ドレイン領域下
部の低濃度領域がｎ^- 型である場合を示す。

【００７７】ｐ^- シリコン基板を接地すると、仕事関数
の関係から、ｐ^- 基板はソースよりも低い電位となる。
また、シリコン基板に負の電位を与えても、同様にシリ
コン基板はソースよりも低い電位となる。すると、ソー
ス／ドレイン領域の下にｎ^-領域を設けても、基板から
の電界の影響によりこの領域には空乏層が形成される。
空乏層が形成されると、ｎ^- 領域４０の電位が下がるの
で、正孔とは極性の異なるｎ型であるにも係らず、正孔
が流れやすくなる。

【００７８】図２１は低不純物濃度帯２１に挟まれた領
域（低不純物濃度帯に隣接するチャネル領域）上の酸化
膜をゲート酸化膜より厚くした場合を示す（図２１の中
間絶縁膜４１、図２１は図１のＤ１−Ｄ１’断面に相
当）。中間絶縁膜４１を設けると、この部分のしきい値
電圧が上がる。これはゲート酸化膜が厚いとしきい値電
圧が上がるという原理による。すると低不純物濃度帯２
１に隣接する領域にはチャネルが形成され難くなり、こ
の部分にゲートチャネル間の容量（ゲート容量）が付か
なくなる。

【００７９】これにより、低不純物濃度帯２１を設ける
ことにより、ソース／ドレイン領域の有効幅が減ること
の影響を低減できる。ゲート−チャネル間の容量が減ら
ずに、ソース／ドレイン領域の有効幅が減ると、動作速
度に対して不利であるが、ソース／ドレイン領域の有効
幅とともに、ゲート−チャネル間の容量が減れば動作速
度に対するデメリットを低減できる。

【００８０】また、中間絶縁膜４１は低不純物濃度帯２
１上を覆っても良い。この場合、低不純物濃度帯とその
上に配置される配線間の容量分を軽減できるという効果
が得られる。

【００８１】また、低不純物濃度帯のｐ型不純物濃度帯
を増しておくと、この部分のしきい値電圧が上がり、チ
ャネルが形成されなくなるので、この方法によってもソ
ース／ドレイン領域が有効に働かない部分（低不純物濃
度帯２１に挟まれた部分）において容量が付くという問
題を軽減できる。

【００８２】また、低不純物濃度帯２１、または延長部
の低不純物濃度領域３２を、ボディコンタクトに接続す
る配線４２で覆うことができる。低不純物濃度帯２１、
または延長部の低不純物濃度領域３２にｐ型不純物を導
入すると、これらの領域はその上部にある配線よりも電
位が低くなる。ボディコンタクトが接地電位にあると、
これらの低不純物濃度領域（２１、３２）は接地電位よ
りも低くなる。正孔は電位の低いところを流れるので、
これらの領域（２１、３２）に正孔が流れやすくなる。

【００８３】また、図１３の構造において低不純物濃度
帯２１、または延長部の低不純物濃度領域３２を、ソー
ス／ドレイン領域に接続する配線４３で覆った例を図２
３に示す。ソース／ドレイン領域の一方はソースとして
動作するが、ソース側は電位が低いので、その結果上述
の接地線で覆った場合と同様に、ソース側で低不純物濃
度領域に正孔が流れやすくなり、正孔が排除されやすく
なる。

【００８４】

【実施例】実施例１ 図１に本実施例に基づく電界効果型トランジスタの平面
図を示す。図１のＡ１−Ａ１’断面、Ｂ１−Ｂ１’断面
をそれぞれ図２、図３に示す。

【００８５】酸化膜１１上の半導体層２の上に、半導体
層２を横断するようにｎ⁺ ポリシリコンよりなる幅０．
２５ミクロンのゲート電極４が設けられる。ゲート電極
４の下部には厚さ５ｎｍのゲート絶縁膜３が設けられ
る。ゲート電極４を挟む半導体層２において、その上部
は高濃度にｎ型の不純物を拡散したソースドレイン領域
５をなし、半導体層２の下部は低い濃度にｐ型の不純物
を拡散したｐ^- 領域２６をなす。ゲート電極の下部の半
導体層２はチャネルが形成される、チャネル形成領域２
７をなす。ソース／ドレイン領域５上にはソース／ドレ
インコンタクト２３が設けられアルミニウム２４よりな
る配線に接続される。

【００８６】半導体層２の一部はソース／ドレイン領域
５が設けられず、ｐ^- 型の低不純物濃度帯２１をなす。
さらに低不純物濃度帯２１からチャネル幅方向に突起し
た、延長領域７が設けられる。ただし、ここでチャネル
幅方向とはソース／ドレイン領域とゲート電極の境界に
並行な方向をいう。延長領域７の少なくとも一部にはｐ
型不純物を高濃度に導入したｐ⁺ 領域８が設けられ、ｐ
⁺ 領域にはボディコンタクト９が設けられ、アルミニウ
ム２４よりなる配線に接続される。ボディコンタクト９
に接続される配線は、接地電位を保つか、あるいは少な
くとも半導体層のバンドギャップよりも小さな電位、例
えばシリコンであれば１．１２Ｖ以下の電位を保つ。

【００８７】図２、図３の断面図において、１０はシリ
コン基板、１１は埋め込み酸化膜、２５は層間絶縁膜を
示す。埋め込み酸化膜、層間絶縁膜の厚さはそれぞれ４
００ｎｍとした。ＳＯＩ層の厚さは６０ｎｍ、ソース／
ドレイン領域５の厚さは２０ｎｍ、低不純物濃度帯２１
のチャネル幅方向に対する幅は１ミクロン、ソース／ド
レイン領域のチャネル幅方向に対する幅は１０ミクロン
とした。延長領域のＡ１−Ａ１’方向に並行な方向の幅
は０．３ミクロンとした。ｐ^- 領域２６にはホウ素が１
×１０¹⁷ｃｍ^-3、低不純物濃度帯２１にはホウ素が１×
１０¹⁷ｃｍ^-3、ｐ⁺ 領域８にはホウ素が１×１０¹⁹ｃｍ
^-3、ソース／ドレイン領域にはリンが１×１０¹⁹ｃｍ^-3
導入された。シリコン基板は濃度１×１０¹⁶ｃｍ^-3のホ
ウ素を含んだｐ^- 型とした。

【００８８】この構造において、チャネル部において発
生した正孔は、ソース／ドレイン領域下部の低濃度領域
２６および低不純物濃度帯２１を経て、延長領域７に形
成されたｐ⁺ 領域８へと流れ込み、ボディコンタクト９
を通して排除することができる。したがって、基板浮遊
効果の原因となる正孔は排除されることになる。

【００８９】ｐ⁺ 領域８とソース／ドレイン領域５は、
低不純物濃度帯２１によって隔離されているので、互い
の導通はない。すなわち、ソースだけでなく、ドレイン
領域においても、ｐ⁺ 領域との間にバンド間トンネル等
によって漏れ電流が流れることがない。したがって、ボ
ディコンタクトをソース／ドレイン領域の両方に対称的
に設けることができる。また、ボディコンタクトの形成
に伴う、実効チャネル幅の減少がない。またソース／ド
レイン領域がチャネル幅方向に延長した部分にボディコ
ンタクトを設けるので、ゲートアレイ等トランジスタが
連続して接続した構造にも適用することができる。

【００９０】実施例２ 本実施例は、図１において、ｐ⁺ 領域８が配線に接続さ
れず、シリコン基板１０と接続されている場合である。

【００９１】図４、図６は本実施例の、それぞれｐ⁺ 領
域８付近を拡大した平面図、図５、図７はそれぞれ図
４、図６におけるＣ４−Ｃ４’、Ｃ６−Ｃ６’断面にお
ける立面図である。いずれにおいてもｐ⁺ 領域８はｐ⁺
ポリシリコンよりなるボディプラグ１５によってｐ^- シ
リコン基板１０と接続されている。図４、図５はｐ⁺ 領
域を貫く場合、図６、図７はｐ⁺ 領域を貫かないでその
側面から接する場合である。図８はボディプラグがｐ⁺
領域の下から接する場合である。ｐ⁺ 領域はその直下の
シリコン基板に接続され、正孔はシリコン基板へ流出す
るので、ｐ⁺ 領域と接地線を接続する配線を作る必要が
ない。

【００９２】またシリコン基板１０には、図９、図１０
に示すように、ボディプラグ１５と接する部分に埋め込
みｐ⁺ 領域２８を設けてもよい。ｐ⁺ 領域２８はトラン
ジスタから離れた位置において、埋め込み酸化膜を貫く
第二のｐ⁺ ポリシリコンプラグ２９、およびアルミニウ
ム２４よりなる配線によって接地線と接続される（図
９）。また、プラグの材料としてアルミニウム２４のよ
うな金属を用いてもよい（図１０）。シリコン基板１０
に埋め込みｐ⁺ 領域を設けると、シリコン基板内の正孔
の導通をよくすることができた。ボディプラグ１５は、
プラグ材料（ｐ⁺ポリシリコン、金属、金属シリサイド
等の導電体）のＣＶＤ等による埋め込みと、続くＲＩＥ
等によるエッチバックを行うことにより形成される。

【００９３】実施例３ 本実施例は、図１の構造において、ソース／ドレイン領
域をエピタキシャル層３０により形成した場合で、図１
のＡ１−Ａ１’断面について本実施例の断面図を図１１
に示す。エピタキシャル層３０には高濃度のリンが導入
された。ランプアニールや電気炉による熱処理により、
エピタキシャル層からのリンを浅く拡散させることによ
り、半導体層の表面にｎ⁺ 領域３１が浅く形成された。
ｎ⁺ 領域３１の厚さは例えば２０ｎｍである。

【００９４】実施例４ 本実施例は、図１において、低不純物濃度帯２１を設け
ない場合で、図１３は平面図、図１３のＢ１３−Ｂ１
３’断面を図１４に示す。この構造においては、延長領
域７のうち、ソース／ドレイン領域に接する部分に、ホ
ウ素を低濃度１×１０¹⁷ｃｍ^-3に導入したｐ^- 領域３２
を設けた。この場合、延長領域７中のｐ^-領域３２が、
低不純物濃度帯２１に代わって、ｐ⁺ 領域とソース／ド
レイン領域５との間の電界を緩和する作用を持つ。また
低不純物濃度帯２１と延長領域７中のｐ^- 領域３２の両
方を設けてもよい。

【００９５】実施例５ 低不純物濃度帯２１を設ける場合は、ソース／ドレイン
領域５が半導体層２の裏側に達してもよい。本実施例
は、この場合の例で、その場合の断面図を（図１のＢ１
−Ｂ１’断面に相当する位置において）図１５に示す。
この場合は正孔はゲート電極下のチャネル領域を通り、
低不純物濃度帯２１に達した後、延長領域７から排出さ
れる。この場合、ソース／ドレイン領域がＳＯＩ層の下
に達してもよいので、ソース／ドレイン領域の形成に対
して、浅い接合を形成する必要がなく、通常のイオン注
入等、既存のプロセスを使えるというメリットがある
（図１５）。

【００９６】実施例６ 本実施例は図１３の構造において、延長部にｐ⁺ 領域を
設けず、金属を直接接触させ、ショットキーコンタクト
を取った場合で、図１３におけるＢ１３−Ｂ１３’断面
を図１７に示す。また、ショットキーコンタクトがソー
ス／ドレイン領域上のコンタクトと接続される場合を、
同様な断面で図１６に示す。

【００９７】低濃度の半導体層に金属を接触させたショ
ットキーコンタクトは、整流性を持つ。ショットキーコ
ンタクトを形成する金属を接地する場合（金属側の電位
が低い場合）のバンド図を図３２に示す。余剰な正孔は
金属側へ流れることができるが、電子はチャネル側から
も、金属側からも、低濃度の半導体層（ｐ^- 領域）に形
成される障壁のために流れることができない。また、金
属側の電位が高い場合を図３３、図３４に示す。もしｐ
型不純物濃度の高いｐ基板に金属を接触させると、図３
３のようになり、金属に接触するｐ基板において空乏層
が形成される領域に、薄い障壁が形成され、正孔はこの
障壁をトンネル現象により通り抜けるので、金属側から
余計な正孔電流が注入されることになる。これに対し
て、本発明のように金属が低濃度のｐ^- 領域、または真
性（ｉ）領域に接触する場合を図３４に示す。この場
合、低濃度領域、ｉ領域はドレイン電圧の影響を受け、
ドレイン電位に近い電圧になるので、図３４のように正
孔に対する障壁が形成され、正孔が注入されない。これ
は特に図１３のように、低濃度領域がドレイン下の低濃
度領域を介してのみチャネルに接続する場合に図３４に
示すように、ドレイン電界の影響を受けた領域が障壁と
なるので、効果が顕著になる。

【００９８】また、これにより図１６のようにソース／
ドレイン領域とボディコンタクトを接続することが可能
となる。すなわち、ソース／ドレイン領域が電位の低い
ソースとして作用する場合に、正孔がこれを通して排除
されるとともに、電位の高いドレインとして作用する場
合にもリーク電流が発生せず、対称な構造が可能にな
る。

【００９９】また、配線にタングステン、タングステン
シリサイド等を用いても良い。また、ショットキー障壁
の大きさを調整するために低濃度層２１と配線２４の間
に中間層として、ＴｉＮ、タングステンシリサイド等の
金属、あるいは金属元素を含む化合物を挟んでも良い。

【０１００】実施例７ 本実施例は、ゲートアレイ等、トランジスタが複数個連
結されて配置される場合、図１の構造を連結した例（図
１８；平面図）と、ｐ⁺ 領域８を延長し、ボディコンタ
クトがゲート電極に対するコンタクトよりも外側に設け
られる場合の例（図１９；平面図）である。ボディコン
タクトはｐ⁺ 領域を覆うように開けられ（コンタクトを
囲むようなｐ⁺ 領域のマージンを取らない）ても良い
（図１８）、ゲートアレイにおいて、ソースとなる電極
においては、ボディコンタクトとソースを互いに接続す
る。ドレインとなる領域においては、ｐ⁺ 領域上部にコ
ンタクトホールを開けないようにする。これにより、ド
レインとなる領域においては、ｐ⁺ 領域上部をドレイン
に接続する配線が通過する場合も、通過しない場合のい
ずれにおいても、ｐ⁺ 領域とドレイン電極が電気的に短
絡することを防ぐことができる。

【０１０１】トランスファゲートのように、ソース／ド
レイン領域のいずれが高電圧側になるかが確定しない場
合には、ボディコンタクトをソース／ドレイン領域と接
続せず、ボディコンタクトは全て接地する、すなわち接
地電位を持つ配線に接続する。

【０１０２】実施例８ 本実施例は、ソース／ドレイン領域下部の低濃度領域が
ｎ^- 型の場合で、その断面を（図１のＢ１−Ｂ１’断面
に相当する位置において）図２０に示す。ソース／ドレ
イン領域の下部はリンを１×１０¹⁷ｃｍ^-3注入したｎ^-
領域４０とした。シリコン基板１０はｐ^- 型とした。シ
リコン基板１０には接地電位（０Ｖ）または負の電位と
した。

【０１０３】ｐ^- シリコン基板を接地すると、仕事関数
の関係から、ｐ^- 基板はソースよりも低い電位となる。
また、ｐ^- シリコン基板に負の電位を与えた場合もｐ^-
よりも低い電位となる。すると、ソース／ドレイン領域
の下にｎ^- 領域を設けても、シリコン基板の電位の影響
を受け、この領域には空乏層が形成される。空乏層が形
成されると、ｎ^- 領域の電位が下がるので、正孔とは極
性の異なるｎ型であるにも係らず、正孔が流れやすくな
る。

【０１０４】実施例９ 本実施例は、低不純物濃度帯２１に隣接するチャネル形
成領域上の酸化膜をゲート酸化膜より厚くした場合の例
である。

【０１０５】図１において、低不純物濃度帯２１とそれ
に隣接するチャネル形成領域（ゲート電極の下の領域）
上に中間絶縁膜４１を設けた場合の、Ｄ１−Ｄ１’断面
を図２１に示す。

【０１０６】中間絶縁膜４１を設けると、この部分のし
きい値電圧が上がる。これはゲート酸化膜が厚いとしき
い値電圧が上がるという原理による。すると低不純物濃
度帯２１にはチャネルが形成され難くなり、この部分に
ゲート−チャネル間の容量が付かなくなる。

【０１０７】これにより、低不純物濃度帯２１を設ける
ことにより、ソース／ドレイン領域の有効幅が減ること
の影響を低減できる。ゲート−チャネル間の容量が減ら
ずに、ソース／ドレイン領域の有効幅が減ると、動作速
度に対して不利であるが、ソース／ドレイン領域の有効
幅とともに、ゲート−チャネル間の容量が減れば動作速
度に対するデメリットを低減できる。

【０１０８】また、低不純物濃度帯のｐ型不純物濃度を
増しておくと、この部分のしきい値電圧が上がり、チャ
ネルが形成されなくなるので、この方法によってもソー
ス／ドレイン領域が有効に働かない部分に対するゲート
容量を軽減できる。

【０１０９】実施例１０ 本実施例においては、図１の構造において低不純物濃度
帯２１、または延長部の低不純物濃度領域３２を、ボデ
ィコンタクトに接続する配線４２で覆った例を図２２
（平面図）に示す。

【０１１０】低不純物濃度帯２１、または延長部の低不
純物濃度領域３２にｐ型不純物を導入すると、これらの
領域はその上部にある配線よりも電位が低くなる。ボデ
ィコンタクトが接地電位にあると、これらの低不純物濃
度領域は接地電位よりも低くなる。正孔は電位の低いと
ころを流れるので、これらの領域に正孔が流れやすくな
る。

【０１１１】また、図１３の構造において低不純物濃度
帯２１、または延長部の低不純物濃度領域３２を、ソー
ス／ドレイン領域に接続する配線４３で覆った例を図２
３（平面図）に示す。

【０１１２】ソース／ドレイン領域の一方はソースとし
て動作するが、ソース側は電位が低いので、その結果上
の場合と同様に、ソース側で低不純物濃度領域（２１、
３２）に正孔が流れやすくなり、正孔が排除されやすく
なる。

【０１１３】以上、ｎチャネルトランジスタについての
実施例を示したが、ｐチャネルトランジスタの場合は、
以上の実施例において、極性をすべて逆にすれば良い。

【０１１４】

【発明の効果】本発明の電界型トランジスタの構造にお
いて、チャネル部において発生した正孔は、ソース／ド
レイン領域下部の低濃度領域２６および低不純物濃度帯
２１を経て、延長領域２７に形成されたｐ⁺ 領域８へと
流れ込み、ボディコンタクト９を通して排除することが
できる。したがって、基板浮遊効果の原因となる正孔は
排除される。

【０１１５】ｐ⁺ 領域８とソース／ドレイン領域５は、
低不純物濃度帯２１または延長部の低不純物濃度領域３
２によって隔離されているので、互いの導通はない。す
なわち、ソースだけでなく、ドレイン領域においても、
ｐ⁺ 領域との間にバンド間トンネル等によって漏れ電流
が流れることがない。したがって、ボディコンタクトを
両側のソース／ドレイン領域に対称的に設けることがで
きる。

【０１１６】また、ゲートの下に正孔の経路となる半導
体層を設ける必要がないので、ゲート電極とその半導体
層との間の寄生容量が付かない。またソース／ドレイン
領域をチャネル幅方向に延長した部分にボディコンタク
トを設けるので、ゲートアレイ等トランジスタが連続し
て接続した構造にも適用することができる。

【０１１７】またボディプラグによりｐ⁺ 領域とその直
下のシリコン基板を接続すると、ｐ ⁺ 領域と接地線を接
続する配線を作る必要がない。さらにｐ⁺ 領域と接続さ
れるシリコン基板１０に埋め込みｐ⁺ 領域を設けると、
シリコン基板内の正孔の導通をよくすることができる。

【０１１８】また、ソース／ドレイン領域の下に正孔を
流す構造では、低不純物濃度帯２１を設けず、延長領域
７のうち、ソース／ドレイン領域に接する部分に、不純
物を低濃度に導入した領域を設ける。すると、延長領域
中の低濃度領域が、ｐ⁺ 領域とソース／ドレイン領域５
との間の電界を緩和する作用を持つ。電界が緩和されれ
ば、バンド間のトンネル電流が減り、漏れ電流が抑制さ
れる。

【０１１９】また、チャネル幅方向の一部の領域に低不
純物濃度帯２１を設ける場合は、ソース／ドレイン領域
５が半導体層２の裏側に達してもよい。この場合は正孔
はゲート電極下のチャネル領域から、低不純物濃度帯２
１に達した後、延長領域７から排出される。この場合、
ソース／ドレイン領域がＳＯＩ層の下に達してもよいの
で、ソース／ドレイン領域の形成に対して、浅い接合を
形成する必要がなく、通常のイオン注入等、既存のプロ
セスを使えるというメリットがある。

【０１２０】また、延長部７にｐ⁺ 領域を設けず、金属
を直接接触させ、ショットキーコンタクトを取ると、金
属部が高電位となっても、その整流性により、余剰な電
荷が金属部から流入することを防ぐとともに、ＳＯＩ層
中の余剰な正孔を排除することができる。

【０１２１】また、ソースとなる電極においては、ボデ
ィコンタクトとソースを互いに接続する。ドレインとな
る領域においては、ｐ⁺ 領域上部にコンタクトホールを
開けないようにする。これにより、配線を簡単にできる
とともに、ドレインとなる領域においては、ｐ⁺ 領域上
部をドレインに接続する配線が通過する場合も、通過し
ない場合のいずれにおいても、ｐ⁺ 領域とドレイン電極
が電気的に短絡することを防ぐことができる。

【０１２２】ｎチャネル電界効果型トランジスタにおい
て、ソース／ドレイン領域の下部に低濃度のｎ型領域を
設け、埋め込み酸化膜下のシリコン基板を接地電位（０
Ｖ）または負の電位とすると、ソース／ドレイン領域下
のｎ^- 領域に空乏層が形成され、正孔とは極性の異なる
ｎ型であるにも係らず、正孔が流れやすくなる。

【０１２３】第一導電型電界効果型トランジスタにおい
て、ソース／ドレイン領域に隣接せず、かつゲート電極
の下部に半導体層が位置する領域において、半導体層と
ゲート電極の中間に、中間絶縁膜２１を設ける。あるい
は、この領域の半導体層の第二導電型不純物の濃度を上
昇させる。すると、この部分の半導体層におけるしきい
値電圧が上がるので、この部分にゲート−チャネル間の
容量が付かなくなる。これによりソース／ドレイン領域
の有効幅が減ることによる動作速度におけるデメリット
を低減できる。

【０１２４】ソース／ドレイン領域とｐ⁺ 領域の中間に
位置する不純物濃度が低い領域（低不純物濃度帯２１、
または延長部の低不純物濃度領域３２）を、ボディコン
タクトに接続する配線またはソースに接続する配線で覆
う。すると、これらの領域に正孔が流れやすくなり、Ｓ
ＯＩ層から正孔の排除が容易になる。

【図面の簡単な説明】

【図１】本発明の実施例を示す模式平面図

【図２】図１のＡ１−Ａ１’断面図

【図３】図１のＢ１−Ｂ１’断面図

【図４】本発明の別の実施例の模式平面部分図

【図５】図４のＣ４−Ｃ４’断面図

【図６】本発明の別の実施例の模式平面部分図

【図７】図６のＣ６−Ｃ６’断面図

【図８】本発明の別の実施例の模式断面部分図

【図９】本発明の別の実施例の模式断面図

【図１０】本発明の別の実施例の模式断面図

【図１１】本発明の別の実施例の模式断面図

【図１２】本発明の別の実施例の模式断面図

【図１３】本発明の別の実施例の模式平面図

【図１４】図１３のＢ１３−Ｂ１３’断面図

【図１５】本発明の別の実施例の模式断面図

【図１６】本発明の別の実施例の模式断面図

【図１７】本発明の別の実施例の模式断面図

【図１８】本発明のトランジスタが複数個連結されてい
る実施例の模式平面図

【図１９】本発明のトランジスタが複数個連結されてい
る別の実施例の模式平面図

【図２０】本発明の別の実施例の模式断面図

【図２１】本発明の別の実施例の模式断面図

【図２２】本発明の別の実施例の模式平面図

【図２３】本発明の別の実施例の模式平面図

【図２４】従来技術を示す模式平面図

【図２５】従来技術を示す模式断面図

【図２６】従来技術を示す模式平面図

【図２７】従来技術を示す模式平面図

【図２８】従来技術を示す模式断面図

【図２９】従来技術を示す模式断面図

【図３０】従来技術を示す模式断面図

【図３１】従来技術の問題点を説明する模式平面図

【図３２】本発明の効果を説明するバンド図

【図３３】従来技術の問題点を説明するバンド図

【図３４】本発明の効果を説明するバンド図

【符号の説明】

１ 酸化膜 ２ 半導体層 ３ ゲート絶縁膜 ４ ゲート電極 ５ ソースドレイン領域 ７ 延長領域 ８ ｐ⁺ 領域 ９ ボディコンタクト １０ シリコン基板 １１ 埋め込み酸化膜 １５ ボディプラグ ２１ 低不純物濃度帯 ２３ ソース／ドレインコンタクト ２４ アルミニウム ２５ 層間絶縁膜 ２６ ｐ^- 領域 ２７ チャンネル形成領域 ２８ 埋め込みｐ⁺ 領域 ２９ 第二のｐ⁺ ポリシリコンプラグ ３０ エピタキシャル層 ３１ ｎ⁺ 領域 ３２ ｐ^- 領域 ４１ 中間絶縁膜 ４２ ボディコンタクトに接続する配線 ４３ ソース／ドレイン領域に接続する配線 １０１ ソース １０２ ゲート １０３ ドレイン １０４ ｎ⁺ 領域 １０５ ｐ⁺ 領域 １０６ ゲート酸化膜 １０７ ｐ領域 １０８ ＳＯＩ層またはｐ^- 領域 １０９ 埋め込み酸化層 １１０ シリコン基板 １１１ アルミニウム配線 １１２ 酸化膜 １２０ ｐ⁺ 領域 １２１ ｐ領域 １２２ ＦＳゲート １２３ ＦＳゲート酸化膜 １２４ ゲート酸化膜 １２５ ゲート電極 １２６ 第一の酸化膜 １２７ 第二の酸化膜 １３０ ソース／ドレイン領域 １３１ ゲートコンタクト １３２ ＦＳゲートコンタクト １３３ ボディコンタクト １３４ ｐ⁺⁺領域 １４１ ドレイン電極 １４２ ソース電極 １４３ 配線電極 １４４ コンタクト １４５ ｎ⁺ ポリシリコン １４６ ｐ⁺ ポリシリコン

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−104173（ＪＰ，Ａ) 特開 平３−219645（ＪＰ，Ａ) 特開 昭59−33878（ＪＰ，Ａ) 特開 昭62−202559（ＪＰ，Ａ) 特開 平１−122167（ＪＰ，Ａ) 特開 平８−274339（ＪＰ，Ａ) 特開 昭57−27068（ＪＰ，Ａ) 特開 昭63−215077（ＪＰ，Ａ) 特開 平９−246562（ＪＰ，Ａ) 特開 昭51−147186（ＪＰ，Ａ) 特開 平４−34980（ＪＰ，Ａ) 特開 平４−142775（ＪＰ，Ａ) 特開 昭62−265764（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 酸化膜上の半導体層上に、ゲート絶縁膜
   を介してゲート電極を設け、ゲート電極の両側の半導体
   層において、前記半導体層の上部は第一導電型の不純物
   が高濃度に導入されたソース／ドレイン領域をなし、ソ
   ース／ドレイン領域の下部の前記半導体層には不純物濃
   度の低い領域が設けられ、 前記不純物濃度の低い領域から、チャネル幅方向に突起
   した、半導体よりなる延長領域が、ゲート電極と重なら
   ない位置に設けられ、 前記延長領域の一部に第二導電型不純物を高濃度に導入
   した領域が設けられ、 前記第二導電型不純物を高濃度に導入した領域とソース
   ／ドレイン領域の間に位置する延長領域は不純物濃度の
   低い領域であることを特徴とする電界効果型トランジス
   タ。
2. 【請求項２】 酸化膜上の半導体層上に、ゲート絶縁膜
   を介してゲート電極を設け、ゲート電極の両側の半導体
   層において、上部は第一導電型の不純物が高濃度に導入
   されたソース／ドレイン領域をなし、ソース／ドレイン
   領域の下部の領域が不純物濃度の低い領域をなし、 ソース／ドレイン領域及びチャネルの端部に隣接する領
   域に低濃度不純物帯が設けられ、 前記低濃度不純物帯から、チャネル幅方向に突起した、
   半導体よりなる延長領域が設けられ、 前記延長領域に第二導電型不純物を高濃度に導入した領
   域がチャネルに隣接せずに設けられ、前記第二導電型不
   純物を高濃度に導入した領域は酸化膜の下にある半導体
   層又は導電体層に接続されていることを特徴とする電界
   効果型トランジスタ。
3. 【請求項３】 酸化膜上の半導体層上に、ゲート絶縁膜
   を介してゲート電極を設け、ゲート電極の両側の半導体
   層において、前記半導体層の上部は第一導電型の不純物
   が高濃度に導入されたソース／ドレイン領域をなし、ソ
   ース／ドレイン領域の下部の前記半導体層には不純物濃
   度の低い領域が設けられ、 前記不純物濃度の低い領域から、チャネル幅方向に突起
   した、半導体よりなる延長領域が、ゲート電極と重なら
   ない位置に設けられ、 前記延長領域には低濃度の不純物が導入され、前記低濃
   度の不純物が導入された前記延長部に金属を直接接触さ
   せることを特徴とする電界効果型トランジスタ。
4. 【請求項４】 酸化膜上の半導体層上に、ゲート絶縁膜
   を介してゲート電極を設け、ゲート電極の両側の半導体
   層において、上部は第一導電型の不純物が高濃度に導入
   されたソース／ドレイン領域をなし、ソース／ドレイン
   領域の下部の領域が不純物濃度の低い領域をなし、 ソース／ドレイン領域及びチャネルの端部に隣接する領
   域に低濃度不純物帯が設けられ、 前記低濃度不純物帯から、チャネル幅方向に突起した、
   半導体よりなる延長領域が設けられ、 前記延長領域に第二導電型不純物を高濃度に導入した領
   域がチャネルに隣接せずに設けられ、 前記低濃度不純物帯とゲート電極間に、ゲート絶縁層よ
   りも厚い絶縁膜を設けることを特徴とする電界効果型ト
   ランジスタ。
5. 【請求項５】 酸化膜上の半導体層上に、ゲート絶縁膜
   を介してゲート電極を設け、ゲート電極の両側の半導体
   層において、上部は第一導電型の不純物が高濃度に導入
   されたソース／ドレイン領域をなし、ソース／ドレイン
   領域の下部の領域が不純物濃度の低い領域をなし、 ソース／ドレイン領域及びチャネルの端部に隣接する領
   域に低濃度不純物帯が設けられ、 前記低濃度不純物帯から、チャネル幅方向に突起した、
   半導体よりなる延長領域が設けられ、 前記延長領域に第二導電型不純物を高濃度に導入した領
   域がチャネルに隣接せずに設けられ、 前記低濃度不純物帯の上部の絶縁層上に、前記第二導電
   型不純物を高濃度に導入した領域に接続した配線が位置
   することを特徴とする電界効果型トランジスタ。
6. 【請求項６】 酸化膜上の半導体層上に、ゲート絶縁膜
   を介してゲート電極を設け、ゲート電極の両側の半導体
   層において、第一導電型の不純物が半導体層の上部から
   下端に達するように高濃度に導入されたソース／ドレイ
   ン領域が設けられ、 ソース／ドレイン領域及びチャネルの端部に隣接する領
   域に低濃度不純物帯が設けられ、 前記低濃度不純物帯から、チャネル幅方向に突起した、
   半導体よりなる延長領域が設けられ、 前記延長領域に第二導電型不純物を高濃度に導入した領
   域がチャネルに隣接せずに設けられ、前記第二導電型不
   純物を高濃度に導入した領域は酸化膜の下にある半導体
   層又は導電体層に接続されていることを特徴とする電界
   効果型トランジスタ。
7. 【請求項７】 酸化膜上の半導体層上に、ゲート絶縁膜
   を介してゲート電極を設け、ゲート電極の両側の半導体
   層において、第一導電型の不純物が半導体層の上部から
   下端に達するように高濃度に導入されたソース／ドレイ
   ン領域が設けられ、 ソース／ドレイン領域及びチャネルの端部に隣接する領
   域に低濃度不純物帯が設けられ、 前記低濃度不純物帯から、チャネル幅方向に突起した、
   半導体よりなる延長領域が設けられ、 前記延長領域に第二導電型不純物を高濃度に導入した領
   域がチャネルに隣接せずに設けられ、 前記低濃度不純物帯の上部の絶縁層上に、前記第二導電
   型不純物を高濃度に導入した領域に接続した配線が位置
   することを特徴とする電界効果型トランジスタ。
8. 【請求項８】 前記延長領域の一部において設けられ
   る、不純物濃度が低い領域の上部の絶縁層上に、前記第
   二導電型不純物を高濃度に導入した領域に接続した配線
   が位置することを特徴とする請求項１の電界効果型トラ
   ンジスタ。