JPH02280371A - 半導体装置 - Google Patents
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- JPH02280371A JPH02280371A JP10222289A JP10222289A JPH02280371A JP H02280371 A JPH02280371 A JP H02280371A JP 10222289 A JP10222289 A JP 10222289A JP 10222289 A JP10222289 A JP 10222289A JP H02280371 A JPH02280371 A JP H02280371A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁体基板上の５００λ〜１５００人の薄い半
導体層に形成されりＭ ＯＳ （Ｍｅｔａｌ Ｏｘｉｄ
ｅＳｅｍｉｃｏｎｄｕｃｔｏｒ ）型電界効果トランジ
ヌタ（以下、「ＳＯニーＭＯＳＦＥＴｊと、略称する）
（Ｄような半導体装置に関し、特に、ソースードシン間
の耐圧を改善した半導体装置に関するものである。
導体層に形成されりＭ ＯＳ （Ｍｅｔａｌ Ｏｘｉｄ
ｅＳｅｍｉｃｏｎｄｕｃｔｏｒ ）型電界効果トランジ
ヌタ（以下、「ＳＯニーＭＯＳＦＥＴｊと、略称する）
（Ｄような半導体装置に関し、特に、ソースードシン間
の耐圧を改善した半導体装置に関するものである。
第４図は従来のＳＯエニーＯＳＦＥＴの断面図で、シリ
コン基板（１）上に絶縁体層（２）が形成されており、
絶縁体層（２）上にシリコン層（３）が形成されている
。
コン基板（１）上に絶縁体層（２）が形成されており、
絶縁体層（２）上にシリコン層（３）が形成されている
。
シリコン層（３）内において、低いｐ型不純物濃度（た
とえば、Ｎｏ ” 〜１０１７ａｔｏｍｓ ／ｃ４
）を有するチャンネル領域（６）が形成されておシ、高
いｎ型不純物濃度（たとえば１０１９〜１０２’ ａｔ
ｏｍｓ／ｄ ）を有するソース領域（７）とドレン領域
（８）とがそれぞれチャンネル領域（６〉の両側にこれ
と接°じて形成されている。
とえば、Ｎｏ ” 〜１０１７ａｔｏｍｓ ／ｃ４
）を有するチャンネル領域（６）が形成されておシ、高
いｎ型不純物濃度（たとえば１０１９〜１０２’ ａｔ
ｏｍｓ／ｄ ）を有するソース領域（７）とドレン領域
（８）とがそれぞれチャンネル領域（６〉の両側にこれ
と接°じて形成されている。
チャンネル領域（６）上にはゲート誘電体薄膜（４）が
形成されており、該誘電体薄膜（４）上にゲートを極（
５）が形成されている。シリコン層（３）とゲート電極
（５）は層間絶縁膜（１７）によって覆われている。層
開維ａｍ （１７）にはコンタクトホール（１８８）、
（１８（１）が開けられ、それぞれのコンタクトホール
には対応する導電体（１９８）、（１９ｄ、ｌが形成さ
れている。
形成されており、該誘電体薄膜（４）上にゲートを極（
５）が形成されている。シリコン層（３）とゲート電極
（５）は層間絶縁膜（１７）によって覆われている。層
開維ａｍ （１７）にはコンタクトホール（１８８）、
（１８（１）が開けられ、それぞれのコンタクトホール
には対応する導電体（１９８）、（１９ｄ、ｌが形成さ
れている。
以上のように構成されたＳＯエニーＯ８ＦＥＴにおいて
、ゲート電極（５）に正の電圧を印加するとき、ｐ型の
チャンネル領域（６）の上層部にｎ導電型のキャリア（
電子うが誘引され、その上層部はソース領域（７）およ
びドレン領域（８）と同じｎ導電型に反転させられる。
、ゲート電極（５）に正の電圧を印加するとき、ｐ型の
チャンネル領域（６）の上層部にｎ導電型のキャリア（
電子うが誘引され、その上層部はソース領域（７）およ
びドレン領域（８）と同じｎ導電型に反転させられる。
したがって、ソース領域（７）トドレン領域（８）との
間で電流が流れることが可能と々る。
間で電流が流れることが可能と々る。
また、チャンネル領域（６）の上層部に誘引されるｎ型
キャリアの濃度はゲート電圧によって変化するので、チ
ャンネル領域（６）を流れる電流量をゲート電圧によっ
て制御することができる。
キャリアの濃度はゲート電圧によって変化するので、チ
ャンネル領域（６）を流れる電流量をゲート電圧によっ
て制御することができる。
非常に薄い（たとえば、５００Å〜１５００人の厚さ）
シリコン層（３）を有する薄膜ＳＯエニーＯ３ＦＥＴは
、厚いシリコン層を有する通常のＳＯエニーＯ３−ＦＥ
Ｔ に比べて優れた特性を有している。たとえば、そ
の薄いチャンネル領域（６）はゲート電極（５）ニ電圧
を印加することによって全体が空乏層化され、また電位
もゲート電極により制御されるため、バンチヌル−現象
やキンク効果が消失する。また、ゲート長さが短いとき
に、ゲートしきい値電圧が異常に低くなるショートチャ
ンネル効果も低減される。
シリコン層（３）を有する薄膜ＳＯエニーＯ３ＦＥＴは
、厚いシリコン層を有する通常のＳＯエニーＯ３−ＦＥ
Ｔ に比べて優れた特性を有している。たとえば、そ
の薄いチャンネル領域（６）はゲート電極（５）ニ電圧
を印加することによって全体が空乏層化され、また電位
もゲート電極により制御されるため、バンチヌル−現象
やキンク効果が消失する。また、ゲート長さが短いとき
に、ゲートしきい値電圧が異常に低くなるショートチャ
ンネル効果も低減される。
ところで、ソースードシン間に印加される電圧が高いと
きはチャンネル領域（６）内でキャリアが高速に加速さ
れる。チャンネル領域（６）内で加速されたキャリアは
ドレン領域（８）の近傍で衝突電離によって電子と正孔
のペアを発生させる。この発生した電子はｎ土星のドレ
ン領域（８）に流れ込む。しかし、正孔はチャンネル領
域（６）内に蓄積されてその部分の電位を上昇させる。
きはチャンネル領域（６）内でキャリアが高速に加速さ
れる。チャンネル領域（６）内で加速されたキャリアは
ドレン領域（８）の近傍で衝突電離によって電子と正孔
のペアを発生させる。この発生した電子はｎ土星のドレ
ン領域（８）に流れ込む。しかし、正孔はチャンネル領
域（６）内に蓄積されてその部分の電位を上昇させる。
さらに、チャンネル領域（６）全体が完全に空乏層化さ
れるとき、チャンネル領域（６）内のポテンシャルが通
常のＭＯＳＦＥＴにおける場合より高くなる〇したがっ
て、ソース領域（７）とチャンネル領域（６）の間の電
気的障壁が低くなる上、前述の衝突電離によって生じた
正孔がチャンネル領域（６）内に一時的に蓄積されれば
、チャンネル領域（６）内のポテンシャルがさらに上昇
し、ソース領域（７）からチャンネル領域（６）内に電
子が急激に注入される。すなわち、薄膜ＳＯエニーＯ３
ＦＥＴにおいては、ソースードンン間の耐圧が低くなり
やすいという欠点がある。
れるとき、チャンネル領域（６）内のポテンシャルが通
常のＭＯＳＦＥＴにおける場合より高くなる〇したがっ
て、ソース領域（７）とチャンネル領域（６）の間の電
気的障壁が低くなる上、前述の衝突電離によって生じた
正孔がチャンネル領域（６）内に一時的に蓄積されれば
、チャンネル領域（６）内のポテンシャルがさらに上昇
し、ソース領域（７）からチャンネル領域（６）内に電
子が急激に注入される。すなわち、薄膜ＳＯエニーＯ３
ＦＥＴにおいては、ソースードンン間の耐圧が低くなり
やすいという欠点がある。
また、シリコン層（３）が５００Å〜１５００人程度の
薄い場合は、ソース領域（７）とドレン領域（８）の抵
抗が高くなシ、電流駆動能力が低下するという欠点があ
った。
薄い場合は、ソース領域（７）とドレン領域（８）の抵
抗が高くなシ、電流駆動能力が低下するという欠点があ
った。
この発明は、キング効果やソース−ドレン間の耐圧が改
善され、電流駆動能力の大きなＳＯエニーＯＳＦＥＴ−
のような半導体装置を提供することを目的とする。
善され、電流駆動能力の大きなＳＯエニーＯＳＦＥＴ−
のような半導体装置を提供することを目的とする。
この発明に係る半導体装置は、ソー７−ドレン間の耐圧
向上やキング効果抑制の為に、チャンネル領域をソース
領域の下にまで延長し、ソースのコンタクトホールをチ
ャンネル領域にまで伸して、ソース電極に基板Ｎ極とし
ての機能をもたせて余剰キャリアを引抜くようにする。
向上やキング効果抑制の為に、チャンネル領域をソース
領域の下にまで延長し、ソースのコンタクトホールをチ
ャンネル領域にまで伸して、ソース電極に基板Ｎ極とし
ての機能をもたせて余剰キャリアを引抜くようにする。
さらに、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ ）構造を抹る事によシ余剰キアリアの発生
を抑え、また、ソース領域及びドレン領域の低抵抗化を
図る為に第２のソース領域、第２のドレン領域を本来の
ソース領域、ドレン領域（第１ソース領域、第１ドレン
領域］上に設けると共に、さらに低抵抗化するために金
属層を第２のソース領域、第２のドレン領域上にそれぞ
れ形成する。
Ｄｒａｉｎ ）構造を抹る事によシ余剰キアリアの発生
を抑え、また、ソース領域及びドレン領域の低抵抗化を
図る為に第２のソース領域、第２のドレン領域を本来の
ソース領域、ドレン領域（第１ソース領域、第１ドレン
領域］上に設けると共に、さらに低抵抗化するために金
属層を第２のソース領域、第２のドレン領域上にそれぞ
れ形成する。
ソース電極用コンタクトホールをチャンネル領域にまで
伸し、ソース電極に基板電極としての機能をもたせたた
め、トランジスタの面積を増加させること無く、余剰キ
ャリアを基板電極より引抜く事が可能となシ、また、Ｌ
ＤＤ構造の採用の効果を加えて、ソースードシン間の耐
圧が向上する。
伸し、ソース電極に基板電極としての機能をもたせたた
め、トランジスタの面積を増加させること無く、余剰キ
ャリアを基板電極より引抜く事が可能となシ、また、Ｌ
ＤＤ構造の採用の効果を加えて、ソースードシン間の耐
圧が向上する。
また、本来のソース領域、ドレン領域（第１ソー７領域
、第１ドレン領域）上に第２のソース領域、第２のドレ
ン領域を設け、さらに金属層を設けたため、ソース領域
、ドレン領域の各抵抗を減少させることができ、トラン
ジスタの電流駆動能力を増加させることができる。さら
に、第２のソース領域、第２のドレン領域は金属がｐ−
ｎ接合に対して影響をおよぼすのを防止する。
、第１ドレン領域）上に第２のソース領域、第２のドレ
ン領域を設け、さらに金属層を設けたため、ソース領域
、ドレン領域の各抵抗を減少させることができ、トラン
ジスタの電流駆動能力を増加させることができる。さら
に、第２のソース領域、第２のドレン領域は金属がｐ−
ｎ接合に対して影響をおよぼすのを防止する。
第１図を３照して本発明の半導体装置の一実施例を説明
する。シリコン基板（１）上には絶縁体層（２）が形成
されておシ、該絶縁体層（２）上には膜厚５００Å〜１
５００ 人のシリコン薄膜の島（３）が形成されている
。シリコン薄膜の島（３）内には低いｐ型不純物濃度、
例えば１ｏ１６〜１０１０１７ａｔＯ／ｃｉの不純物濃
度の第１チヤンネル領域（６）が形成されておフ、該チ
ャンネル領域（６）の両側には比較的高いｐ型不純物濃
度、例えば１０１８〜１０２°ａｔｏｍｓ／ｃｍ の
不純物濃度の第２のチャンネル領域（１１）、（１２）
がそれぞれ上記チャンネル領域（６）と接して島（３）
の下層部に形成されている。この場合、第２のチャンネ
ル領ｙへ（１１）、（１２）の厚みは島（３）の厚みの
４程度であることが望ましい。
する。シリコン基板（１）上には絶縁体層（２）が形成
されておシ、該絶縁体層（２）上には膜厚５００Å〜１
５００ 人のシリコン薄膜の島（３）が形成されている
。シリコン薄膜の島（３）内には低いｐ型不純物濃度、
例えば１ｏ１６〜１０１０１７ａｔＯ／ｃｉの不純物濃
度の第１チヤンネル領域（６）が形成されておフ、該チ
ャンネル領域（６）の両側には比較的高いｐ型不純物濃
度、例えば１０１８〜１０２°ａｔｏｍｓ／ｃｍ の
不純物濃度の第２のチャンネル領域（１１）、（１２）
がそれぞれ上記チャンネル領域（６）と接して島（３）
の下層部に形成されている。この場合、第２のチャンネ
ル領ｙへ（１１）、（１２）の厚みは島（３）の厚みの
４程度であることが望ましい。
チャンネル領域（６）の両端で上記第２のチャンネル領
域（１１）、（１２）の上には該チャンネル領域（６）
と接して１０１７〜１０１９ ａｔｏｍｓ ／ ｃｄ程
度のｎ型不純物を含み、深さが２５０Å〜１０００人の
付加的ソース領域（９）と付加的ドレン領域（１０）と
が形成されている。さらに、付加的ソース領域（９）に
接して深さが２５０Å〜１０００人の第１ソー７領域（
７）が形成され、同様に付加的ドレン領域（ｌＯ）に接
して深さが２５０Å〜１０００人の第１ドレン領域（８
）が形成され、所謂Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ ）構造を構成している。
域（１１）、（１２）の上には該チャンネル領域（６）
と接して１０１７〜１０１９ ａｔｏｍｓ ／ ｃｄ程
度のｎ型不純物を含み、深さが２５０Å〜１０００人の
付加的ソース領域（９）と付加的ドレン領域（１０）と
が形成されている。さらに、付加的ソース領域（９）に
接して深さが２５０Å〜１０００人の第１ソー７領域（
７）が形成され、同様に付加的ドレン領域（ｌＯ）に接
して深さが２５０Å〜１０００人の第１ドレン領域（８
）が形成され、所謂Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ ）構造を構成している。
チャンネル領域（６）の上には誘電体薄膜（４）を介し
てゲート電極（５）が設けられており、該ゲート電極（
５）の上にはチタンシリサイド等の金属層（１６ｇ）が
設けられている。また、ゲート電極（５）の両側、島（
３）の両側にはそれぞれ絶縁壁（１３）、（２３）が形
成されている。第１ソース領域（７）及び第１ドレン領
域（８）上には選択エピタキシャル法等で、上記第１ソ
ー７領域（７）、第１ドレン領域（８）と同程度の不純
物を含む第２ソース領域（１４）及び第２ドレン領域（
１５）がそれぞれ形成され、これによってソー７領域、
ドレン領域の各抵抗を低減している。
てゲート電極（５）が設けられており、該ゲート電極（
５）の上にはチタンシリサイド等の金属層（１６ｇ）が
設けられている。また、ゲート電極（５）の両側、島（
３）の両側にはそれぞれ絶縁壁（１３）、（２３）が形
成されている。第１ソース領域（７）及び第１ドレン領
域（８）上には選択エピタキシャル法等で、上記第１ソ
ー７領域（７）、第１ドレン領域（８）と同程度の不純
物を含む第２ソース領域（１４）及び第２ドレン領域（
１５）がそれぞれ形成され、これによってソー７領域、
ドレン領域の各抵抗を低減している。
この第２ソース領域（１４）、第２ドレン領域（１５）
は通常５００Å〜１５００人の厚さに形成されている。
は通常５００Å〜１５００人の厚さに形成されている。
第２ソース領域（１４） 、第２ドレン領域（１５）の
上にはチタンシリサイド等の金属層（１６ｓ）、（１６
ｄ）が設けられ、さらに低抵抗化を図っている◇金属層
（１６８）、（１６ｄ）、（１６ｇ）を覆って絶縁膜（
１７）が形成されている。（１８８）はソース電極用の
コンタクトホール、（１８ｄ）はドレン電極用のコンタ
クトホール、（１９８）はソーク電極用金属配線層、（
１９（１）はドレン電極用金属配線層である。なお、ゲ
ート電極の位置にもコンタクトホールが形成されて、こ
れに金属配線が設けられているが、図では省略されてい
る。
上にはチタンシリサイド等の金属層（１６ｓ）、（１６
ｄ）が設けられ、さらに低抵抗化を図っている◇金属層
（１６８）、（１６ｄ）、（１６ｇ）を覆って絶縁膜（
１７）が形成されている。（１８８）はソース電極用の
コンタクトホール、（１８ｄ）はドレン電極用のコンタ
クトホール、（１９８）はソーク電極用金属配線層、（
１９（１）はドレン電極用金属配線層である。なお、ゲ
ート電極の位置にもコンタクトホールが形成されて、こ
れに金属配線が設けられているが、図では省略されてい
る。
図示のように、ソース領域のコンタクトホール（１８８
）は絶縁膜（１７） 、金属層（１６８） 、第２ソー
ス領域（１４）、ソー７領域（７）及び第２チヤンネル
領域（１１）を貫通して形成されていて、金属配線層（
１９９）はソース領域（７）及び第２チヤンネル領域（
１１）に接触して、ソース電極としての作用の他に基板
電極としても作用する。一方、ドレン領域のコンタクト
ホール（１８ｄＪは絶縁層（１７）のみを貫通して形成
され、金属配線層（１９ｄ）は金属層（１６（ｉ）に接
している。
）は絶縁膜（１７） 、金属層（１６８） 、第２ソー
ス領域（１４）、ソー７領域（７）及び第２チヤンネル
領域（１１）を貫通して形成されていて、金属配線層（
１９９）はソース領域（７）及び第２チヤンネル領域（
１１）に接触して、ソース電極としての作用の他に基板
電極としても作用する。一方、ドレン領域のコンタクト
ホール（１８ｄＪは絶縁層（１７）のみを貫通して形成
され、金属配線層（１９ｄ）は金属層（１６（ｉ）に接
している。
第１図に示す構造をもった半導体装置では、付加的ドレ
ン領域（１５）を設けたため、ドレン領域近傍の電界が
緩和され、衝突電離による余剰キャリアの発生が抑えら
れる。また、発生したキャリア（ＮチャンネルＭＯＳＦ
ＥＴでは正孔）は、第２チヤンネル領域（１１）を通り
、基板電極としても作用する上を己ソース側の金属配線
層（１９８）によりすみやかに引抜かれる。このため余
剰キャリアの蓄積が著しく抑えられ、ソース−ドレン間
の酎圧低下が防止される。
ン領域（１５）を設けたため、ドレン領域近傍の電界が
緩和され、衝突電離による余剰キャリアの発生が抑えら
れる。また、発生したキャリア（ＮチャンネルＭＯＳＦ
ＥＴでは正孔）は、第２チヤンネル領域（１１）を通り
、基板電極としても作用する上を己ソース側の金属配線
層（１９８）によりすみやかに引抜かれる。このため余
剰キャリアの蓄積が著しく抑えられ、ソース−ドレン間
の酎圧低下が防止される。
また、第２ソース領域（１４）、第２ドレン領域（１５
）はソー７領域、ドレン領域の各抵抗を低下により、電
流駆動能力が大嘔に向上する。
）はソー７領域、ドレン領域の各抵抗を低下により、電
流駆動能力が大嘔に向上する。
さらに、上記第２ソース領域（１４）及び第２ドＶＪ領
域（１５）は、金属層（１６８）、（１６ｄ）が電圧ヌ
トレヌによりｐ−ｎ接合部に電気的な悪影響を与えるの
を防止することができる。
域（１５）は、金属層（１６８）、（１６ｄ）が電圧ヌ
トレヌによりｐ−ｎ接合部に電気的な悪影響を与えるの
を防止することができる。
第２図はこの発明による半導体装置の第２の実施例で、
ソース領域側の金属層（１６８）をコンタクトホール（
１８８）の側面にも形成して、電極の密着性を向上させ
て抵抗をより一層低くしたものである。
ソース領域側の金属層（１６８）をコンタクトホール（
１８８）の側面にも形成して、電極の密着性を向上させ
て抵抗をより一層低くしたものである。
第３図はこの発明による半導体装置の第３の実施例で、
ソース領域（７）、ドレン領域（８）の下に第２チヤン
ネル領域を設けずに、本来のチャンネル領域（６）を上
記ソース領域（７）、ドレン領域（８）の下にまで延長
し、且つソース側のコンタクトホール（１８８） ノ側
面に、ｐ型不純物を１０１８〜１０１０２０ａｔｏ／１
程度の比較的高濃度に導入してコンタクト注入領域（２
０）を形成したもので、第１図および第２図と同様な作
用をする。
ソース領域（７）、ドレン領域（８）の下に第２チヤン
ネル領域を設けずに、本来のチャンネル領域（６）を上
記ソース領域（７）、ドレン領域（８）の下にまで延長
し、且つソース側のコンタクトホール（１８８） ノ側
面に、ｐ型不純物を１０１８〜１０１０２０ａｔｏ／１
程度の比較的高濃度に導入してコンタクト注入領域（２
０）を形成したもので、第１図および第２図と同様な作
用をする。
以上のように、この発明によればソース領域の下部にチ
ャンネル領域を延長し、ソースのコンタクトホールをチ
ャンネル領域に貫通する様に設けて、ソース電極に基板
電極としての機能を持たせ、さらにＬＤＤ構造としたた
め、シリコン層が厚い場合にはキンク効果の抑制、シリ
コン層が薄い場合には、ソース−ドレン間の耐圧の向上
が得られる。
ャンネル領域を延長し、ソースのコンタクトホールをチ
ャンネル領域に貫通する様に設けて、ソース電極に基板
電極としての機能を持たせ、さらにＬＤＤ構造としたた
め、シリコン層が厚い場合にはキンク効果の抑制、シリ
コン層が薄い場合には、ソース−ドレン間の耐圧の向上
が得られる。
また、ソース領域、ドレン領域上にそれぞれエピタキシ
ャル法等により第２ソース領域、第２ドレン領域を形成
して、ソース領域、ドレン領域の実効膜厚を増し、さら
に金属層を形成したことにより、ソース抵抗、ドレン抵
抗が低減され、電流駆動能力が飛躍的に向上する。
ャル法等により第２ソース領域、第２ドレン領域を形成
して、ソース領域、ドレン領域の実効膜厚を増し、さら
に金属層を形成したことにより、ソース抵抗、ドレン抵
抗が低減され、電流駆動能力が飛躍的に向上する。
以上の構成より、薄膜ＳＯエニＭＯ８ＦＥＴ本来の優れ
た特長を最大限に引出すことが可能になる。
た特長を最大限に引出すことが可能になる。
第１図はこの発明による半導体装置の一実施例の断面図
、第２図及び第３図はこの発明による半導体装置の第２
、第３の実施例を示す断面図、第４図は従来の半導体装
置の例を示す断面図である。 体 （２）・・・絶へ層、（３）・・・島状半導体層、（４
）・・・ゲート誘電体薄膜、（５）・・・ゲート電極、
（６）・・・チャンネル領域、（７）・・・第１ソース
領域、（８）・・・第１ドレン領域、（９）・・・付加
的ソース領域、（１０）・・・付加的ドレン領域、（１
４）・・・第２ソース領域、（１５）・・・第２ドレン
領域、（１６ｓ）、（１ｔｓｔｌ）、（１６１ｇ）・・
・金属層、（１７）・・・絶縁膜、（１８ｓ）、（工８
ｄ）・・・コンタクトホール、（１９ｓＪ、（１９ｄ）
・・・金属配線層。
、第２図及び第３図はこの発明による半導体装置の第２
、第３の実施例を示す断面図、第４図は従来の半導体装
置の例を示す断面図である。 体 （２）・・・絶へ層、（３）・・・島状半導体層、（４
）・・・ゲート誘電体薄膜、（５）・・・ゲート電極、
（６）・・・チャンネル領域、（７）・・・第１ソース
領域、（８）・・・第１ドレン領域、（９）・・・付加
的ソース領域、（１０）・・・付加的ドレン領域、（１
４）・・・第２ソース領域、（１５）・・・第２ドレン
領域、（１６ｓ）、（１ｔｓｔｌ）、（１６１ｇ）・・
・金属層、（１７）・・・絶縁膜、（１８ｓ）、（工８
ｄ）・・・コンタクトホール、（１９ｓＪ、（１９ｄ）
・・・金属配線層。
Claims (1)
- （１）絶縁体基板と、該絶縁体基板上に形成された膜厚
５００Å〜１５００Åの島状半導体層と、該半導体層内
に形成されたチャンネル領域と、上記半導体層内であっ
てその上層部に上記チャンネル領域の一方の側と接して
２５０Å〜１０００Åの深さに形成された第１ソース領
域と、上記半導体層内であってその上層部に上記チャン
ネル領域の他方の側と接して２５０Å〜１０００Åの深
さに形成された第１ドレン領域と、少なくとも上記チャ
ンネル領域上に形成されたゲート誘電体薄膜と、該ゲー
ト誘電体薄膜上に形成されたゲート電極と、上記半導体
層内であって上記ゲート誘電体薄膜の両端部近傍の下に
形成され、上記第１ソース領域とチャンネル領域、上記
第１ドレン領域とチャンネル領域とにそれぞれ接して設
けられた付加的ソース領域及び付加的ドレン領域と、上
記第１ソース領域上に形成された膜厚５００Å〜１５０
０Åの第２ソース領域と、上記第１ドレン領域上に形成
された膜厚５００Å〜１５００Åの第２ドレン領域と、
上記第２ソース領域及び第２ドレン領域上にそれぞれ形
成された金属層と、これらの金属層及び上記ゲート電極
上部を覆って設けられた絶縁膜と、上記絶縁膜を貫通し
て上記第２ドレン領域上の金属層に達するように形成さ
れたドレン電極用コンタクトホールと、上記絶縁膜、第
２ソース領域上の金属層、第２ソース領域及び第１ソー
ス領域を貫通して上記チャンネル領域に達するように形
成されたソース電極用コンタクトホールと、上記各コン
タクトホールを埋めて設けられた低抵抗金属製の配線層
とからなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10222289A JPH0783127B2 (ja) | 1989-04-20 | 1989-04-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10222289A JPH0783127B2 (ja) | 1989-04-20 | 1989-04-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02280371A true JPH02280371A (ja) | 1990-11-16 |
| JPH0783127B2 JPH0783127B2 (ja) | 1995-09-06 |
Family
ID=14321639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10222289A Expired - Fee Related JPH0783127B2 (ja) | 1989-04-20 | 1989-04-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783127B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5757048A (en) * | 1992-06-24 | 1998-05-26 | Seiko Epson Corporation | Thin film transistor, solid state device, display device and manufacturing method of a thin film transistor |
| US5929490A (en) * | 1997-04-17 | 1999-07-27 | Nec Corporation | Semiconductor device with an improved body contact hole structure |
| US6358783B1 (en) | 1990-11-19 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US6777763B1 (en) * | 1993-10-01 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| EP1564799A3 (en) * | 1993-09-20 | 2005-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US7129543B1 (en) | 1998-03-27 | 2006-10-31 | Renesas Technology Corp. | Method of designing semiconductor device, semiconductor device and recording medium |
| JP2008131038A (ja) * | 2006-11-16 | 2008-06-05 | Internatl Business Mach Corp <Ibm> | Ｍｏｓｆｅｔデバイスにおける浮遊体効果を減少させる方法及び構造体 |
| JP2014232870A (ja) * | 2013-05-02 | 2014-12-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1989
- 1989-04-20 JP JP10222289A patent/JPH0783127B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP1564800A3 (en) * | 1993-09-20 | 2006-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6777763B1 (en) * | 1993-10-01 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7166503B2 (en) | 1993-10-01 | 2007-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a TFT with laser irradiation |
| US5929490A (en) * | 1997-04-17 | 1999-07-27 | Nec Corporation | Semiconductor device with an improved body contact hole structure |
| US7129543B1 (en) | 1998-03-27 | 2006-10-31 | Renesas Technology Corp. | Method of designing semiconductor device, semiconductor device and recording medium |
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| JP2014232870A (ja) * | 2013-05-02 | 2014-12-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0783127B2 (ja) | 1995-09-06 |
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Legal Events
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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