JPH02159767A - 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ - Google Patents

絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ

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JPH02159767A JP63315807A JP31580788A JPH02159767A JP H02159767 A JPH02159767 A JP H02159767A JP 63315807 A JP63315807 A JP 63315807A JP 31580788 A JP31580788 A JP 31580788A JP H02159767 A JPH02159767 A JP H02159767A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は絶縁体基板上の半導体層に形成されたＭＯＳ　
（Ｍｅｔａｌ　　０ｘｉｄｅ　　Ｓｅｍ１ｃ。
ｎｄｕｃｔｏｒ）型電界効果トランジスタ（以下、ｒｓ
ＯＩ−ＭＯＳＦＥＴＪと略称する）に関し特に、ソース
・ドレイン間の耐圧の改善に関するものである。
［従来の技術］ 第８図を参照して、従来のＳＯＩ−ＭＯＳＦＥＴが断面
図で示されている。シリコン基板１上に絶縁体層２が形
成されており、絶縁体層２上にシリコン層３が形成され
ている。シリコン層３内において、低いｐ型不純物濃度
（たとえば、１０’’　−１０”　ａ　ｔ　ｏｍｓ／ｃ
ｍ３）を有するチャンネル領域６が形成されており、高
いｎ型不純物濃度（たとえば１０’　９１０１０２１ａ
ｔｏ／ｃｍ３）を有するソース領域７とドレイン領域８
がそれぞれチャンネル領域６の一方側と他方側に接して
形成されている。
チャンネル領域６上にはゲート誘電体薄膜４が形成され
ており、誘電体薄膜４上にゲート電極５が形成されてい
る。シリコン層３とゲート電極５は層間絶縁膜１１によ
って覆われている。層間絶縁膜１１にはコンタクトホー
ル１２ａ、１２ｂなどが開けられ、それぞれのコンタク
トホールに対応する導電体１３ａ、１３ｂなどが形成さ
れている。
以上のように構成されたＳＯＩ−ＭＯＳＦＥＴにおいて
、ゲート電極５に正の電圧を印加するとき、ｐ型のチャ
ンネル領域６の上層部にｎ導電型のキャリア（電子）が
誘引され、その上層部はソース領域７およびドレイン領
域８と同じｎ導電型に反転させられる。したがって、ソ
ース領域７とドレイン領域８との間で電流が流れること
が可能となる。また、チャンネル領域６の上層部に誘引
されるｎ型キャリアの濃度はゲート電圧によって変化す
るので、チャンネル領域６を流れる電流量をケート電圧
によって制御することができる。これがＭＯＳＦＥＴの
動作原理である。
［発明が解決しようとする課題］ シリコン層が比較的厚い（たとえば、約５０００人厚さ
）場合、ゲート電圧を印加して８０１ＭＯＳＦＥＴを動
作状態にするとき、ドレイン領域８からチャンネル領域
６内に延びた空乏層がソース領域７にまで届くことがあ
る。空乏層がソース領域７にまで届けば、ソース領域７
とチャンネル領域６との間の電気的障壁が低下し、また
ゲート電極で制御できない比較的深い領域のポテンシャ
ルが上昇し、それによってチャンネル電流が急激に増加
する現象（いわゆるパンチスルー現象）が生じる。この
パンチスルー現象は、ソース・ドレイン間の耐圧を低下
させることになる。
また、ソース・ドレイン間に印加される電圧が高いとき
、チャンネル領域６内でキャリアが高速に加速される。
チャンネル領域６内で加速されたキャリアはドレイン領
域８の近傍で衝突電離によって電子と正孔のベアを発生
させる。この発生した電子はｎ＋型のドレイン領域８に
流れ込む。しかし、正孔はチャンネル領域６内に蓄積さ
れて電位を上昇させるので、チャンネル電流を増加させ
、ドレイン電圧とドレイン電流の関係を表わす曲線上に
好ましくないキンク効果を生じさせる。このキンク効果
は、たとえばＩＥＥＥ　　Ｅｌｅｃｔｒｏｎ　　Ｄｅｖ
ｉｃｅ　　Ｌｅｔｔｅｒ、Ｖｏｌ、９゜Ｎｏ、２．　　
ｐｐ、９７−９９．１９８８において述べられている。
一方、非常に薄い（たとえば、５００人−１５００人の
厚さ）シリコン層３を有する薄膜ＳＯＩＭＯＳＦＥＴは
、厚いシリコン層３を有する通常のＳＯＩ−ＭＯＳＦＥ
Ｔに比べて優れた特性を有している。たとえば、その薄
いチャンネル領域６はゲート電極５に電圧を印加するこ
とによって全体が空乏層化されまた電位もゲート電極に
より制御されるため、前述のパンチスルー現象やキンク
効果が消失する。また、ゲート長さが短いときに、ゲー
トしきい値電圧が異常に低くなるショートチャンネル効
果も低減される。
しかし、チャンネル領域６全体が完全に空乏層化される
とき、チャンネル領域６内のポテンシャルか通常のＭＯ
ＳＦＥＴにおける場合より高くなる。したがって、ソー
ス領域７とチャンネル領域６の間の電気的障壁が低くな
る上、前述の衝突電離によって生じた正孔がチャンネル
領域６内に一時的に蓄積されれば、チャンネル領域６内
のポテンシャルがさらに上昇し、ソース領域７からチャ
ンネル領域６内に電子が急激に注入される。すなわち、
薄膜Ｓｏｌ−ＭＯ５ＦＥＴにおいても、ソース・ドレイ
ン間の耐圧が低くなりやすいという課題がある。
以上のような先行技術の課題に鑑み、本発明の目的は、
ソース・ドレイン間の耐圧が改善されたＳＯＩ−ＭＯＳ
ＦＥＴを提供することである。
［課題を解決するための手段］ 本発明の１つの態様によれば、ＳＯＩ−ＭＯＳＦＥＴは
、絶縁体基板と、絶縁体基板上に形成された約１５００
Å以下の厚さの半導体層と、半導体層内に形成された第
１導電型のチャンネル領域と、半導体層内でチャンネル
領域の一方側に接して形成された第２導電型のソース領
域と、半導体層内でチャンネル領域の他方側に接して形
成された第２導電型のドレイン領域と、半導体層内でチ
ャンネル領域の少なくとも一部に接するようにソース領
域下の少なくとも一部の領域に形成されかつチャンネル
領域より高い不純物濃度を有する第１導電型のキャリア
蓄積領域と、チャンネル領域上に形成されたゲート誘電
体薄膜と、誘電体薄膜上に形成されたゲート電極とを含
んでいる。
本発明のもう１つの態様によれば、Ｓｏｌ−ＭＯＳＦＥ
Ｔは、絶縁体基板と、絶縁体基板上に形成された半導体
層と、半導体層内に形成された第１導電型のチャンネル
領域と、半導体層内でチャンネル領域の一方側に接して
形成された第２導電型のソース領域と、半導体層内でチ
ャンネル領域の他方側に接して形成された第２導電型の
ドレイン領域と、少なくともチャンネル領域内でソース
領域近傍の下層部に結晶欠陥が導入された結晶欠陥領域
と、チャンネル領域上に形成されたゲート誘電体薄膜と
、誘電体薄膜上に形成されたゲート電極とを含んでいる
。
［作用］ 本発明の１つの態様によるＳＯ［−ＭＯＳＦＥＴにおい
ては、約１５００Å以下の厚さの半導体層内で、チャン
ネル領域より高い不純物濃度を有する第１導電型のキャ
リア蓄積領域がチャンネル領域の少なくとも一部に接す
るようにソース領域下の少なくとも一部の領域に形成さ
れている。したがって、衝突電離によってチャンネル領
域内で発生した余剰の第１導電型のキャリアがチャンネ
ル領域から除去されてキャリア蓄積領域内に吸収蓄積さ
れるので、ＳＯＩ−ＭＯＳＦＥＴにおけるソース・ドレ
イン間の耐圧が改善される。
本発明のもう１つの態様によるＳＯＩ−ＭＯＳＦＥＴに
おいては、少なくとも第１導電型のチャンネル領域内で
ソース領域近傍の下層部に結晶欠陥領域が導入されてい
る。したがって、衝突電離によってチャンネル領域内で
発生した余剰の第１導電型のキャリアが結晶欠陥領域内
で第２導電型のキャリアと素早く再結合して消失するの
で、ＳＯＩ−ＭＯＳＦＥＴにおけるソース・ドレイン間
の耐圧が改善される。
［実施例］ 第１図を参照して、本発明の一実施例による薄膜ＳＯＩ
−ＭＯ，５ＦＥＴが断面図で示されている。
シリコン基板１上には絶縁体層２が形成されており、絶
縁体層２上に厚さが約５００Ａ−１５０ＯＡのシリコン
薄膜３の島が形成されている。低いｐ型不純物濃度（た
とえば、１０１６−１０”ａｔｏｍｓ／ｃｍ３）を有す
るチャンネル領域６がシリコン層３内に形成されており
、高いｎ型不純物濃度（たとえば、１０”−１０２７ａ
ｔ。
ｍｓ／ｃｍ”）を有するソース領域７とドレイン領域８
がそれぞれチャンネル領域８の一方側と他方側に接する
ようにシリコン層３の上層部に形成されている。ソース
領域７とドレイン領域８の下の層には、高いｐ型不純物
濃度（たとえば、１゜”　−１０”　ａ　ｔｏｍｓ／ｃ
ｍａのボロン）を有するキャリア蓄積領域９ａと１０８
がそれぞれ形成されており、これらのキャリア蓄積領域
９ａと１０ａもチャンネル層６に接している。
チャンネル領域６上にはゲート誘電体薄膜４が形成され
ており、誘電体薄膜４上にゲート電極５が形成されてい
る。シリコン層３とゲート電極５は層間絶縁膜］１によ
って覆われている。層間絶縁膜１１にはコンタクトホー
ル１．２ａ、１２ｂなどが開けられ、それぞれのコンタ
クトホールに対応する導電体１３ａ、１．３ｂなどか形
成されている。
なお、シリコン層３の上層部のソース領域７とドレイン
領域８は、ゲート電極５をマスクとして用いながらｎ型
不純物を低エネルギで浅くイオン注入することによって
自己整合的に形成され得る。
同様に、シリコラ層３の下層部のキャリア蓄積領域９ａ
と１０　ａは、ｐ型不純物を高エネルギで深くイオン注
入することによって容易に形成され得る。
第１図の薄膜ＳＯＩ−ＭＯＳＦＥＴにおいては、衝突電
離によって余剰の正孔がチャンネル領域６内に発生して
も、ゲート電圧によって全体が空乏層化してポテンシャ
ルの上昇している薄いチャンネル領域６からポテンシャ
ルの低いキャリア蓄積領域９ａ、１０ａ内に余剰の正孔
が流入して蓄積される。したがって、衝突電離によって
生じた余剰の正孔がチャンネル領域６内に蓄積されるこ
とがなく、ソース領域７からチャンネル領域６への電子
の注入の急激な増大を誘発しない。すなわち、薄膜ＳＯ
Ｉ−ＭＯＳＦＥＴにおけるソース・ドレイン間の耐圧が
改善されることになる。
なお、特開昭６２−１９３１７０および特開昭６２−１
９３１−７１は、厚さ約５０００人のシリコン層を有す
る通常のＳＯＩ−ＭＯＳＦＥＴにおいて第１図のＳｏｌ
−ＭＯＳＦＥＴと類似の構造を開示している。しかし、
特開昭６２−１９３１７０と特開昭６２−１９３１７１
は、絶縁体基板とチャンネル領域との界面近傍にバック
チャンネルが生じるのを防止することを目的としている
。
第２図を参照して、本発明のもう１つの実施例による薄
膜Ｓｏｌ−ＭＯＳＦＥＴが断面図で示されている。第２
図の薄膜ＳＯＩ−ＭＯＳＦＥＴは第１図のものに類似し
ているが、第２図において］２ はソース領域７下にのみキャリア蓄積領域９ａが設けら
れており、ドレイン領域８はシリコン層３の底部にまで
及んでいる。
ソース領域７とドレイン領域８の上層部とには、ゲート
電極５をマスクとして用いながら、ｎ型不純物が高濃度
（たとえば、１０’　”　＝１０２０ａｔＯｍｓ／ｃｍ
”）に低エネルギでイオン注入される。続いて、ドレイ
ン領域８の下層部を形成するために、ｎ型不純物が低濃
度（たとえば、１０”　７ａ　ｔ　ｏｍｓ／ｃｍ３）に
高エネルギでイオン注入される。その後、ドレイン領域
８をレジストマスクで覆い、ソース領域７下の層にｐ型
不純物が高濃度（たとえば、１０”　−１０’　”　ａ
ｔ。
ｍｓ／ｃｍ３）に高エネルギでイオン注入される。
こうして、第２図に示す構造を有するシリコン層３が形
成され得る。
第２図の薄膜Ｓｏｌ−ＭＯ５ＦＥＴにおいては、高いｎ
型不純物濃度のドレイン領域８が高いｎ型不純物濃度の
キャリア蓄積領域と直接接触することがないので、ドレ
イン９の接合耐圧の劣化に起因するソース・ドレイン間
の耐圧低下を生じるおそれがない。
第３Ａ図ないし第３Ｅ図は本発明のさらにもう１つの実
施例によるＳＯＩ−ＭＯＳＦＥＴの構造と製造方法を説
明するための断面図である。
第３Ａ図を参照して、シリコン基板１上に絶縁体層２が
形成され、絶縁体層２上には低い（たとえば、１０”　
−１０”　ａ　ｔ　ｏｍｓ／ｃｍ’　）ｎ型不純物濃度
のシリコン薄膜３が島状に形成される。このシリコン薄
膜の島３は他の島（図示せず）から電気的に分離されて
いる。
第３Ｂ図を参照して、シリコン層３上に薄いゲート誘電
体膜４が形成され、ゲート誘電体薄膜４上にゲート電極
５が形成される。その後、ゲート電極５をマスクとして
用いながら、ｐ型不純物１７ａ（たとえば、ボロン）を
シリコン層３の下層部にイオン注入することによって、
高不純物濃度（たとえば、１０”、’−１０”　ａ　ｔ
　ｏｍｓ／’ｃｍ３）のキャリア蓄積領域９ｂと１０ｂ
が形成される。
第３Ｃ図を参照して、同じくゲート電極５をマスクとし
て用いなから、ｎ型不純物１８（たとえば、リン）をシ
リコン層３の上層部にイオン注入することによって、中
程度の不純物濃度（たとえば　１０１７−コ、０”　８
ａ　ｔ　ｏｍｓ／ｃｍ３）の付加的ソース領域７ａと付
加的ドレイン領域８ａが形成される。
第３Ｄ図を参照して、シリコン層３とゲート電極５を覆
うようにシリコン酸化膜（図示せず）がＣＶＤ　（化学
気相析出）法によって堆積される。
その堆積された酸化膜に反応性イオンエツチングを施す
ことによって、ゲート電極５の側壁に絶縁体壁１４が残
される。その後、ゲート電極５と絶縁体壁１４をマスク
として用いながら、ｎ型の不純物１７ｂ（たとえば、砒
素）をシリコン層３の全厚さに及んでイオン注入するこ
とによって、高不純物濃度（たとえば、１０１９　１０
２１　ａｔｏｍｓ／ｃｍ３）を有するソース領域７とド
レイン領域８か形成される。
第３Ｅ図を参照して、シリコン層３およびゲト電極５を
覆うように層間絶縁膜１１か形成される。層間絶縁膜１
１にはコンタクトホール１２ａ。
１２ｂなどが開けられ、それらのコンタクトホールに対
応する導電体１３ａ、１３ｂなどが形成された薄膜Ｓｏ
ｌ−ＭＯＳＦＥＴが完成する。
第３Ｅ図の薄膜Ｓｏｌ−ＭＯ５ＦＥＴは、キャリア蓄積
領域９ｂ、１０ｂを備えているのみならず、付加的なＬ
ＤＤ（Ｌｉｇｈｔｌｙ　　Ｄｏｐｅｄ　　Ｄｒａｉｎ）
８ａをも備えている。ＬＤＤ９ａは、ドレイン近傍の電
界を緩和するので、チャンネル領域６内に余剰の正孔を
発生させる衝突電離自体を減少させるように寄与する。
また、ＬＤＤ９ａは、高いｐ型不純物濃度のキャリア蓄
積領域１０ｂが存在することによるドレインの接合耐圧
の低下をも防止するように寄与する。すなわち、キャリ
ア蓄積領域９ｂおよび１０ｂは、それぞれ付加的ソース
領域７ａおよび付加的ドレイン領域８ａとともに薄膜Ｓ
ＯＩ−ＭＯＳＦＥＴへ組込まれることによって、ソース
・ドレイン間の耐圧を一層改善することになる。
なお、キャリア蓄積領域９ｂおよび１０ｂは、それぞれ
ソース領域７の下層部およびドレイン領域８の下層部に
延び込んでいてもよいことが当業者にとって容易に理解
されよう。
第４図を参照して、本発明のさらにもう１つの実施例に
よる薄膜ＳＯ■−ＭＯＳＦＥＴが断面図で示されている
。第４図の薄膜Ｓｏｌ−ＭＯＳＦＥＴは、第３Ｅ図のも
のと類似しているが、第４図においては付加的ソース領
域７ａ下にのみキャリア蓄積領域９ｂが設けられており
、付加的ドレイン領域８ａ下にはキャリア蓄積領域が設
けられていない。したがって、第４図の薄膜ＳＯＩ−Ｍ
ＯＳＦＥＴにおいては、ドレインの接合耐圧が劣化する
おそれがない。
第５図を参照して、本発明のさらにもう１つの実施例に
よる薄膜ＳＯＩ−ＭＯＳＦＥＴが断面図で示されている
。第５図の薄膜ＳＯＩ−ＭＯ５ＦＥＴは第２図のものに
類似しているが、第５図においては絶縁体壁１４が設け
られており、ソース領域７とドレイン領域８の上表面か
らそれぞれ厚さの不均一なチタンシリサイド層２０ａと
２０ｂが自己整合的に形成されている。チタンシリサイ
ド層の厚さは熱処理によって不均一にすることができる
。
この不均一なチタンシリサイド層２０ａは局所的にキャ
リア蓄積領域９ａの深さまで届いている。
したがって、キャリア蓄積領域９ａに蓄積された余剰の
正孔はチタンシリサイド層２０と導電体１３ａを介して
除去することが可能である。その結果、衝突電離によっ
て発生した余剰の正孔をさらに効率良く迅速にチャンネ
ル領域６から除去することができ、ソースφドレイン間
の耐圧が一層改善される。また、チタンシリサイド層２
０ａおよび２０ｂは、それぞれソース領域７およびドレ
イン領域８の導電性をも改善する。
なお、ゲート電極５がポリシリコンで形成されている場
合には、ゲート電極の導電性を改善するために、ゲート
電極５の上表面にもチタンシリサイド層を形成してもよ
いことが当業者にとって明らかであろう。
第６図を参照して、本発明のさらにもう１つの実施例に
よる薄膜ＳＯＩ−ＭＯＳＦＥＴが断面図で示されている
。第６図の薄膜ＳＯ■−ＭＯＳＦＥＴは第５図のものに
類似しているが、第６図においてはチタンシリサイド層
２０ａおよび２０ｂのそれぞれの代わりにアロイスパイ
ク２１ａおよび２１ｂが形成されている。導電体１３ａ
および１３ｂがアルミニウムで形成されているとき、シ
リコン層３と反応させることによって、それらの導電体
下にアロイスパイク２１ａおよび２１ｂを形成すること
ができるのである。この場合も、キャリア蓄積領域９ａ
がアロイスパイク２１ａを介して導電体１３、ａへ電気
的に接続されるので、キャリア蓄積領域９ａに蓄積され
た余剰の正孔を除去することができる。
ところで、第５図と第６図においてはドレイン領域８下
にキャリア蓄積領域か設けられていないので、不拘−厚
さのチタンシリサイド層２０ｂやアロイスパイク２１ｂ
によってドレインの接合破壊を生じることがない。
また、キャリア蓄積領域９ａに蓄積された余剰の正孔を
除去するためには、コンタクトホール１２ａをオーバエ
ツチングして導電体１３ａをキャリア蓄積領域９ａとソ
ース領域７の双方に直接接続してもよい。
第７図を参照して、本発明のさらにもう１つの実施例に
よる薄膜ＳＯＩ−ＭＯＳＦＥＴが断面図で示されている
。第７図の薄膜ＳＯＩ−ＭＯＳＦＥＴは第２図のもの類
似しているが、キャリア蓄積領域９ａの代わりに、ソー
ス領域７の下層部とチャンネル領域６の下層部でソース
領域７の近傍に結晶欠陥が導入された結晶欠陥領域９Ｃ
が設けられている。このような欠陥領域９ｃは、たとえ
ばレジストパターンをマスクとして用いながらのシリコ
ンや酸素のイオン注入、ＦＩＢ　（ｆｏｃｕｓｅｄ　　
ｉｏｎ　　ｂｅａｍ）法、レーザビーム照射などによっ
て形成することができる。
第７図の薄膜ＳＯＩ−ＭＯＳＦＥＴにおいては、衝突電
離によって余剰の正孔がチャンネル層６内で生じても、
欠陥領域９Ｃ内で電子と再結合して消滅する。したがっ
て、チャンネル領域６内に余剰の正孔が蓄積されず、ソ
ース・ドレイン間の耐圧が改善される。
しかし欠陥領域９ｃは、チャンネル領域６とドレイン領
域８との境界近傍、すなわちチャンネル領域６とドレイ
ン領域８との界面に生じる空乏層に及ぶように形成され
てはならない。なぜならば、結晶欠陥を通して空乏層か
ら多量のリーク電流が生じ、トランジスタ特性を劣化さ
せるからである。
しかし、ソース領域７とチャンネル領域６との界面を横
切って欠陥領域９ｃが形成されても、半導体接合が順方
向にバイアスされるので特に不都合を生じることはない
。もちろん、欠陥領域９Ｃをソース領域７内にまで延び
込ませずに形成してもよい。但し、欠陥領域９Ｃはチャ
ンネル領域６の上層部に及ばないのが望ましい。なぜな
らば、キャリアが流れるチャンネル部に欠陥領域が及べ
ば、キャリアの移動度が低下してトランジスタの電流駆
動能力が低下するおそれがあるからである。
ところで、シリコン層３の下層部に形成された欠陥領域
９Ｃは不純物金属原子などを吸収するゲッタリング効果
を生じるので、シリコン層３の上層部の結晶性が向上す
る。
また、欠陥領域９ｃは約５０００Ａ厚さのシリコン層を
有する通常のＳＯＩ−ＭＯＳＦＥＴにも有益であって、
前述のキング効果の防止などに寄与する。
なお、以上の種々の実施例は、ｎチャンネル型のＳＯＩ
−ＭＯＳＦＥＴについて説明したが、本発明はｐチャン
ネル型のＳＯＩ−ＭＯＳＦ、ＥＴについても適用し得る
ことが当業者にとって明らかであろう。また、シリコン
層３は他の半導体層であっちでよいことが明らかであろ
う。
［発明の効果コ 以上のように、本発明によれば、キャリア蓄積領域また
は結晶欠陥領域を設けることによってチャンネル領域と
同一の導電型の余剰のキャリアをそのチャンネル領域か
ら除去することができるので、ソース・ドレイン間の耐
圧の改善された薄膜Ｓｏ　Ｉ−ＭＯＳＦＥＴを提供する
ことができる。
【図面の簡単な説明】
第１図は本発明の一実施例による薄膜ＳＯＩＭＯ５ＦＥ
Ｔを示す断面図である。 第２図は、もう１の実施例を示す断面図である。 第３Ａ図ないし第３Ｅ図は、さらにもう１つの実施例に
よる薄膜ＳＯＩ−ＭＯＳＦＥＴの構造と製造方法を説明
するための断面図である。 第４図ないし第７図は、他の実施例を示す断面図である
。 第８図は、従来のＳＯＩ−ＭＯＳＦＥＴを示す断面図で
ある。 図において、１はシリコン基板、２は絶縁体層、３はシ
リコン層、４はゲート誘電体薄膜、５はゲト電極、６は
チャンネル領域、７はソース領域、７ａは付加的ソース
領域、８ａは付加的ドレイン領域、８はドレイン領域、
９ａ、９ｂ、１０ａおよび１０ｂはキャリア蓄積領域、
９Ｃは結晶欠陥領域、１１は層間絶縁膜、１２ａと１２
ｂはコンタクトホール、そして１３ａと］−３ｂは導電
体を示す。 なお、各図において、 は相当部分を示す。 同一符号は同一内容また

Claims (2)

    【特許請求の範囲】
  1. （１）絶縁体基板と、 前記絶縁体基板上に形成された約１５００Å以下の厚さ
    の半導体層と、 前記半導体層内に形成された第１導電型のチャンネル領
    域と、 前記半導体層内で前記チャンネル領域の一方側に接して
    形成された第２導電型のソース領域と、前記半導体層内
    で前記チャンネル領域の他方側に接して形成された第２
    導電型のドレイン領域と、前記半導体層内で前記チャン
    ネル領域の少なくとも一部に接するように前記ソース領
    域下の少なくとも一部の領域に形成され、かつ前記チャ
    ンネル領域より高い不純物濃度を有する第１導電型のキ
    ャリア蓄積領域と、 前記チャンネル領域上に形成されたゲート誘電体薄膜と
    、 前記誘電体薄膜上に形成されたゲート電極とを含むこと
    を特徴とする絶縁体基板上の半導体層に形成されたＭＯ
    Ｓ型電界効果トランジスタ。
  2. （２）絶縁体基板と、 前記絶縁体基板上に形成された半導体層と、前記半導体
    層内に形成された第１導電型のチャンネル領域と、 前記半導体層内で前記チャンネル領域の一方側に接して
    形成された第２導電型のソース領域と、前記半導体層内
    で前記チャンネル領域の他方側に接して形成された第２
    導電型のドレイン領域と、少なくとも前記チャンネル領
    域内で前記ソース領域近傍の下層部に結晶欠陥が導入さ
    れた結晶欠陥領域と、 前記チャンネル領域上に形成されたゲート誘電体薄膜と
    、 前記誘電体薄膜上に形成されたゲート電極とを含むこと
    を特徴とする絶縁体基板上の半導体層に形成されたＭＯ
    Ｓ型電界効果トランジスタ。
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