JPH04171766A - 薄膜ｓｏｉ―ｍｏｓｆｅｔ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＳＯＩ基板上に形成されたＭＯ３Ｆ’ＥＴ及び
その製造方法に関する。

〔従来の技術〕

シリコンＭＯ８’ＦＥＴを主要な構成素子とする高集積
なシリコン集積回路においては、微細化とともに高速化
の進展がなされてきているが、ゲート長が０５μｍ、あ
るいはそれ以下になると、電源耐圧や発熱、長期信頼性
の問題が次第に深刻化していき、そｈにつれて素子本来
ではなく素子の周辺に位置する材料の物性から生じるさ
まさ′まな寄生素子の影響が次第に大きくなりつつある
。その一つとして、ソース・ドレイン領域とＳ】基板と
の接合による接合容量がゲート遅延に効いてくる重要な
要素となっている。

これを減少させるために、ソース・ドレイン領域の底面
の接合をなくす方法として、基板を絶縁物で作り、その
うえに薄くシリコン単結晶膜を形成したり、あるいはシ
リコン基板の表面から数十〜百ｎｍ程度の深さの所に薄
い酸化膜が挟まってザンドイッチのような構造となった
いわゆるＳＯ■基板を用いることが盛んに検討されつつ
ある。

ＳＯＩ−ＭＯＳＦＥＴにおいても素子の微細化に伴って
顕在化する短チヤネル効果を抑制するためにソース・ト
レイン接合深さは浅くする必要があり、前述のような構
造の場合、これはＳＯＩ膜厚、すなわち絶縁性基板上の
単結晶シリコン層の薄膜化によって達成される。このよ
うなＳＯＩ−ＭＯＳＦＥＴを薄膜Ｓ○Ｉ−ＭＯＳＦＥＴ
という。

一方、このような薄膜化に伴って、ＳＯニーＭＯＳＦＥ
Ｔ特有の欠点として、同じようなザイズのバルク基板を
用いたＭＳＯＦＥＴに比べて耐圧が低下する現象が最近
知られるようになった。これは、例えば、１９８９年の
シンポジウム　オンウ゛イエレエスアイテクノロジー（
Ｓｙｍｐｏｓ　ｉ　ｕｍｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏ
ｌ’ｏｇｙ）の１５〜１６ページにヨシＥ、　（Ｙｏｓ
ｈｉｍｉ）らによって報告されている。ドレイン領域の
膜厚が薄く、かつ下層に誘電率の低い酸化膜基板が存在
するので、トレインのチャネル側の端部に電界が集中し
、そのために衝突電子によるインパクトオン化が増長さ
れ、この際に発生した正孔がＳｉ基板内に流れ込むこと
が原因である。バルク基板を用いたＭＯＳＦＥＴの場合
はこの正孔は基板端子から外部に基板電流として流れ出
すが、ＳＯＩ−ＭＯＳＦＥＴの場合は基板がフローティ
ングであるために基板領域に蓄積されることとなり、そ
のためやがて基板電位が持ち上かってソース基板接合面
での電子に対するエネルギー障壁が減少し、これによっ
て電子電流が増加し、それがまたインパクトイオン化を
増長するという機構によって正帰還をなし、耐圧破壊に
至るものである。

次に、従来のＳＯＩ−ＭＯＳＦＥＴの構造、および製造
工程を第３図および第４図（ａ）〜（ｒ）を用いて説明
する。

Ｓ○工基板はＳＩＭＯＸ法、ストリップヒートライン法
、レーザーアニール法などさまざまな方法で製造される
が、基本的にはＳｉ基板５の上にＳ］０２によりなる絶
縁層とその上の最上層としてＳ１単結晶層を有する３層
構造を成しているのが普通である。しかし、絶縁層の下
にＳｉ基板５があることは本質的ではないので、これを
無視し、以下の説明では絶縁性基板１と上のＳｉ層の２
層より成る基板をＳ○■基板と呼ぶことにする。なお、
後者はＭＯＳＦＥＴの立場からはＳｉ基板５であるので
以下、Ｓｉ基板５と呼ぶことにする。

ＳＯＩ−ＭＯＳＦＥＴは、第４図（ａ）に示すように、
絶縁性基板上と８１基板５よりなるＳＯＩ基板上にパッ
ド酸化膜１１と窒化膜１２からなるマスクを用いて〔第
４図（ｂ）〕、選択酸化法によってＬＯＣＯ８酸化膜３
を形成し、Ｓｉ基板５を島状に分離する〔第４図（Ｃ）
〕。次に、窒化膜１２とパッド酸化膜１１を除去した後
に〔第４図（ｄ）〕、ゲート酸化膜６を形成し〔第４図
（ｅ）〕、チャネルドープイオン注入、及びバックチャ
ネルの反転防止イオン注入の後、ゲートポリシリコン７
をパターン形成し、こをマスクとしてセルファラインで
ソース領域９．及びドレイン領域４をイオン注入法によ
って形成する〔第４図（ｆ）〕。最後に層間絶縁膜８の
堆積後にコンタクトホールを形成し、金属配線層１０を
堆積、パターニングして、第３図のような最終的なＳＯ
Ｉ−ＭＯＳＦＥＴを形成する。

この構造では、８１基板５は上下はゲート酸化膜６と絶
縁性基板１によって、また左右はソース領域９とドレイ
ン領域４との接合界面における拡散電位によって取り囲
まれており、正孔を閉じ込６一 めやすい構造をしている。チャネル電子はドレイン領域
４の近傍の電界で加速され、インパクトイオン化によっ
て電子正孔対をドレイン空乏層内に発生させる。発生し
た電子はドレイン領域４に吸い込まれていくが、正孔は
空乏層電界に沿ってＳｉ基板５に流れていき、蓄積され
ることになる。

正孔が蓄積されていくにつれてＳｉ基板５の電位が次第
に上昇していき、ソース・基板間の拡散電位による電子
に対する障壁を下げる方向に変化する。これによってチ
ャネル電子が増加し、正帰還がかかって耐圧破壊を起す
のである。

〔発明が解決しようとする課題〕

このようにＳＯＩ−ＭＯＳＦＥＴを含むＭＯＳＦＥＴは
高速化、高集積化のためにサブμｍ領域においても微細
化、浅接合化を進めていかざるを得ないが、従来のＳＯ
Ｉ−ＭＯＳＦＥＴでは耐圧が低下してしまうという欠点
が存在している。

本発明の目的は、このようなＳ　ＯＩ　−ＭＯＳ　ＦＥ
Ｔに特有の耐圧劣化要因を相殺する機構を導入し、耐圧
劣化を改善するＳＯＩ−ＭＯＳＦＥＴの構造、およびそ
の製造方法を提供することにある。

〔課題を解決するための手段〕

本発明の第一は、薄膜ＳＯＩ基板上に形成されるＭＯＳ
ＦＥＴ、いわゆる、薄膜ＳＯＩ−ＭＯＳＦＥＴにおいて
、ソース領域とシリコン基板の接合面の部分のソース領
域とシリコン基板と下層の絶縁性基板との３領域に接す
る位置に再結合中心を多量に含むシリコン領域を有する
ことを特徴とする薄膜ＳＯＩ−ＭＯＳＦＥＴである。

また、本発明の第二は、薄膜ＳＯＩ基板上に素子分離法
によって素子領域を形成し、ゲート酸化膜を形成し、さ
らにゲート電極層を形成後にパターニングし、パターニ
ングされたゲート電極層をイオン注入のマスクとするこ
とによりセルファライン技術でソース・ドレイン領域を
イオン注入法で形成し、層間絶縁膜を堆積し、活性化ア
ニールの後にコンタクトホールを形成し、配線金属層を
堆積し、配線金属層をパターニングする一連の薄膜ＳＯ
Ｉ−ＭＯＳＦＥＴの形成工程において、ソース・ドレイ
ン領域のイオン注入工程の直前または直後に、シリコン
の禁制帯のほぼ中央で再結合中心となり得る元素を、ソ
ース領域からチャネル領域に向かった方向に傾いた斜め
イオン注入法によって、ソース領域とシリコン基板と下
層の絶縁性基板との三者に囲まれた領域に導入すること
を特徴とする薄膜Ｓ○Ｉ−ＭＯＳＦＥＴの製造方法であ
る。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図、および第２図（ａ）〜（ｇ）は、本発明の構造
、及び製造方法の一実施例を説明する断面図である。

従来構造の薄膜Ｓ　ＯＩ　−ＭＯＳ　ＦＥ：Ｔのブレー
クタウンは、Ｓｉ基板５に溜った正孔にとって逃げ場が
ないために基板電位が上がることに起因している。従っ
て、溜った正孔の密度をなんらかの方法で減少させてや
れば良いことになる。本実施例では正孔密度の減少を他
の場所へ正孔を放出させることによってではなく、電子
との対消滅によって減少させる方法をとる。即ち、最も
正孔密度の高くなるシース領域９端のバックゲート近辺
の部分に、第１図に示すように、電子と正孔の対消滅を
促進する再結合中心を多く含む領域（以下、再結合領域
２と呼ぶ）を配置してやる。ドレイン領域４端でインパ
クトイオン化によって発生した正孔はＳｉ基板５に流れ
込んだ後、再結合領域２に到達し、ソース領域９端から
染み出した電子と、単位時間当たりあり一定の率で再結
合する。これにより、基板５の電位の上昇は、この構造
をとらない場合に生じる上昇より充分低い値で上がり止
まり、従来の薄膜ＳＯＩ−ＭＯＳＦＥＴで主起された正
帰還が阻止できる構造である。

本実施例では、ゲートポリシリコン７をマスクにしたソ
ース・ドレインのセルファラインイオン注入工程の前ま
たは後に同じ構造を流用し、但し、ソース側からドレイ
ン側に向かった方向に傾いた角度で深い不純物をイオン
注入することを特徴とする。これにより大部分の深い不
純物はソース領域９およびドレイン領域４に注入される
が、ソース側からドレイン側に傾けていることによりソ
ース端からＳｉ基板５の側へは若干はみ出して、ここで
いう再結合領域２を形成し、一方、ドレイン側ではトレ
イン端の接合からは一定量たけドレイン内部方向に後退
した位置に深い不純物のはいった領域の端面がくること
になる。通常のＭＯＳＦＥＴの場合に同様のプロセスを
行うとソース・ドレインの接合のうち、底面の部分にも
深い不純物がはいるので特にドレイン空乏層領域で電子
・正孔の対発生が生じ、インパクトイオン化による正孔
発生に重畳するので、逆に耐圧劣化を引き起こすが、薄
膜ＳＯエニーＯ８ＰＥＴの場合、ソース・ドレイン接合
の底面は絶縁性基板１と接しているのでキャリアの発生
源とはならないことをうまく利用するものである。

次に、本実施例の製造方法について説明する。

まず、第２図（ａ）に示すように、Ｓｉ基板５の膜厚と
して１５０℃ｍを有するＳＯＩ基板を用い、ウェット酸
化法により、膜厚５０ｎｍのパッド酸化膜１１を全面に
形成し、引き続きＣＶＤ法により窒化膜１２を約１５０
ｒ＋＋ｎの膜厚だげ全面成長する。次にリソグラフィー
とエツチングによりパッド酸化膜１１と窒化膜１２の２
層膜をパターニングする〔第２図（ｂ）〕。

次に、９５０℃で、フィールド部の８１基板５が完全に
酸化するまでウェット酸化し、第２図（ｃ）の構造を得
る。

次に、ウェットエッチンクによって窒化膜］２およびパ
ッド酸化膜１１を除去し、第２図（ｄ）の構造を得る。

次に、８５０℃で膜厚、約８ｎｍの犠牲酸化膜をドライ
酸化法で形成し、イオン注入法により、バックゲート界
面にボロンをドース量１×１０１２ｃｍ−２だけドープ
する。引き続き、Ｆ−ズ量１×１０１２ｃｍ−２、加速
電圧１５ｋｅＶてＢＦ２をイオン注入し、チャネルドー
プする。８５０℃、３０分の窒素中でのアニールの後、
犠牲酸化膜をウェットエツチング法によって除去し、８
５０℃で膜厚的８ｎｍのゲート酸化膜６をドライ酸化法
で形成して第２図（ｅ）の構造を得る。

次にＣＶＤ法により膜厚的２００ｎｍのゲートポリシリ
コン膜７を堆積し、リンをドーズ量１×１０１５ｃｍ−
２程度ゲートポリシリコン膜７にドープする。引き続き
、リソグラフィー工程およびエツチング工程により、ゲ
ートポリシリコン膜７をパターニングし、これをマスク
として、砒素を１×１０１５ｃｍ−２、加速エネルギー
７０ｋｅＶでイオン注入しソース領域９．ドレイン領域
４を形成する〔第２図（ｆ）〕。

さらに、引き続き、ソース側からドレイン側へ向けての
傾き角３０°、加速エネルギー１００ｋ　ｅ　Ｖでドー
ズ量ＩＸ　１０１２ｃｍ−２のＦｅをイオン注入し、再
結合領域２を形成し、第２図（ｇ）の構造を得る。次に
ＣＶＤ酸化膜を膜厚１５０ｎｍで堆積し、層間絶縁膜８
を形成し、リソグラフィー工程およびエツチング工程に
よりコンタクトホールを形成したのち、アルミを堆積し
て、リソグラフィー工程とエツチング工程によりパター
ニングし金属配線１０を形成する。

この構造では、ＦｅがＳｉ中でほぼ禁制帯の中心付近に
準位を有する深い不純物をなすので、Ｆｅを含む領域が
再結合領域２として機能することを用いたものである。

これにより、耐圧向上に少なくとも１ｖ程度寄与するこ
とができる。また、本実施例を用いた再結合層形成工程
は、ソース・ドレインのセルファライン形成工程と同時
に行え、本実施例の薄膜ＳＯＩ−ＭＯＳＦＥＴを形成す
る上で卓越した効果を発揮するものである。

尚、本実施例においてはｎ形のＳＯＩ−ＭＯＳＦＥＴを
取り上げたが、本発明のＳＯＩ　−ＭＯ５ＦＥＴおよび
その製造方法はこれに限ったものではなく、ｐ形のＳＯ
Ｉ−ＭＯＳＦＥＴおよびその製造方法も当然本発明に含
まれる。

〔発明の効果〕

以上説明したように本発明の薄膜Ｓ　ＯＩ−ＭＯＳＦＥ
Ｔは、ソース側にのみ正孔キラー（消滅中心）を多く配
置することによって本来フローティングなＳｉ基板５の
正孔蓄積による電位上昇を防止し、耐圧低下の抑制策と
して非常に有効である。

また、本発明の薄膜ＳＯＩ−ＭＯＳＦＥＴの製造方法は
、従来技術との整合性がよく、セルファラインで、かつ
、簡便であるので、本構造の薄膜ＳＯＩ−ＭＯＳＦＥＴ
を用いた超高集積回路を歩留まりよく形成する上におい
て卓越した効果を発揮するものである。

【図面の簡単な説明】

第１図は本発明の一実施例の構造を説明するための断面
図、第２図（ａ）〜（ｇ）は本発明の一実施例の製造方
法を説明するための工程順の断面図、第３図は従来の薄
膜ＳＯＩ−ＭＯＳＦＥＴの断面図、第４図（ａ）〜、（
ｆ）は従来の薄膜Ｓ　ＯＩ　−ＭＯＳＦＥＴの製造方法
を示す工程順の断面図である。 １・・・・・・絶縁性基板、２・・・・・・再結合領域
、３・・・・・・ＬＯＣＯ８酸化膜、４・・・・・・ド
レイン領域、５・・・・・・シリコン基板、６・・・・
・・ゲート酸化膜、７・・・・・・ゲートポリシリコン
、８・・・・・・層間絶縁膜、９・・・・・・ソース領
域、１０・・・・・・金属配線、１１・・・・・・パッ
ド酸化膜、１２・・・・・・窒化膜。 代理人　弁理士　　内　原　　　晋 第４図

Claims (1)

1. 【特許請求の範囲】 １、薄膜ＳＯＩ基板上に形成されるＭＯＳＦＥＴ、いわ
   ゆる、薄膜ＳＯＩ−ＭＯＳＦＥＴにおいて、ソース領域
   とシリコン基板の接合面の部分の前記ソース領域とシリ
   コン基板と下層の絶縁性基板との３領域に接する位置に
   再結合中心を多量に含むシリコン領域を有することを特
   徴とする薄膜ＳＯＩ−ＭＯＳＦＥＴ。 ２、薄膜ＳＯＩ基板上に素子分離法によって素子領域を
   形成し、ゲート酸化膜を形成し、さらにゲート電極層を
   形成後にパターニングし、前記パターニングされたゲー
   ト電極層をイオン注入のマスクとすることによりセルフ
   アライン技術でソース・ドレイン領域をイオン注入法で
   形成し、層間絶縁膜を堆積し、活性化アニールの後にコ
   ンタクトホールを形成し、配線金属層を堆積し、前記配
   線金属層をパターニングする一連の薄膜ＳＯＩ−ＭＯＳ
   ＦＥＴの形成工程において、前記ソース・ドレイン領域
   のイオン注入工程の直前または直後に、シリコンの禁制
   帯のほぼ中央で再結合中心となり得る元素を、前記ソー
   ス領域からチャネル領域に向かった方向に傾いた斜めイ
   オン注入法によって、前記ソース領域とシリコン基板と
   下層の絶縁性基板との三者に囲まれた領域に導入するこ
   とを特徴とする薄膜ＳＯＩ−ＭＯＳＦＥＴの製造方法。