JPS6132470A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPS6132470A JPS6132470A JP15247284A JP15247284A JPS6132470A JP S6132470 A JPS6132470 A JP S6132470A JP 15247284 A JP15247284 A JP 15247284A JP 15247284 A JP15247284 A JP 15247284A JP S6132470 A JPS6132470 A JP S6132470A
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- 238000004519 manufacturing process Methods 0.000 title abstract description 10
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＭＯＳ型半導体装置の製造方法に関する。
従来、サファイア基板等の絶縁基板上に所定の素子領域
を形成した半導体層を積層してなる所［４Ｍ ＯＳ型半
導体装置は、ゲート絶縁膜（ｓｔｏ、膜）と半導体層界
［（Ｓ ｉ界面）にチャネルが形成されないようなゲー
トバイアス条件で、リーク電流が流れることがある。こ
のリーク電流は、ドレインに動作電圧を印加した時に、
ソースとドレイン間に流れるものであり、半導体層の結
晶性が悪い場合に半導体層とサファイア基板界面の近く
を流れる電流である。このようなリーク電流は、半導体
層の結晶性を向上して減少させるか、或は、所謂パンチ
スルーによるリーク電流を低下させるべく、半導体層の
深い領域に不純物をドープすることにより対処されてい
る。
を形成した半導体層を積層してなる所［４Ｍ ＯＳ型半
導体装置は、ゲート絶縁膜（ｓｔｏ、膜）と半導体層界
［（Ｓ ｉ界面）にチャネルが形成されないようなゲー
トバイアス条件で、リーク電流が流れることがある。こ
のリーク電流は、ドレインに動作電圧を印加した時に、
ソースとドレイン間に流れるものであり、半導体層の結
晶性が悪い場合に半導体層とサファイア基板界面の近く
を流れる電流である。このようなリーク電流は、半導体
層の結晶性を向上して減少させるか、或は、所謂パンチ
スルーによるリーク電流を低下させるべく、半導体層の
深い領域に不純物をドープすることにより対処されてい
る。
而して、第に図に示す如く、上述のような基板の電気的
浮遊状態によって生じるリーク電流１（異常ドレイン電
流）は、キンクと称せられてその変化が観測されている
。従来は、半導体層中の結晶欠陥等によるキャリアのラ
イフタイムの低下により、ゲート電圧が印加されていな
い弱反転領域でのキンク電流はほとんど観測されない。
浮遊状態によって生じるリーク電流１（異常ドレイン電
流）は、キンクと称せられてその変化が観測されている
。従来は、半導体層中の結晶欠陥等によるキャリアのラ
イフタイムの低下により、ゲート電圧が印加されていな
い弱反転領域でのキンク電流はほとんど観測されない。
このためリーク電流を低下させる手段は、上述のような
半導体層の結晶性の向上によって十分に達成されていた
。
半導体層の結晶性の向上によって十分に達成されていた
。
しかしながら、近年の結晶技術の向上によって半導体層
中のキャリアのライフタイムが増加したこと、また、微
細化技術の向上によってゲート長が短縮したことによっ
て、上述のような対処手段では、キンク電流によるリー
ク電流を完全には解消できなくなった。第４図は、この
ようなリーク電流１の実測値の変化を示すものであり、
第７図は、キンク電流によるリーク電流の計′ＩＩ４．
＠シミュレーションによる結果を示している。その結果
、半導体層の結晶性を損うことなく、半導体層の深い領
域にのみ存在するキャリアのライフタイムを短くして、
リーク電流を減少させる技術の開発が必要とされていた
。
中のキャリアのライフタイムが増加したこと、また、微
細化技術の向上によってゲート長が短縮したことによっ
て、上述のような対処手段では、キンク電流によるリー
ク電流を完全には解消できなくなった。第４図は、この
ようなリーク電流１の実測値の変化を示すものであり、
第７図は、キンク電流によるリーク電流の計′ＩＩ４．
＠シミュレーションによる結果を示している。その結果
、半導体層の結晶性を損うことなく、半導体層の深い領
域にのみ存在するキャリアのライフタイムを短くして、
リーク電流を減少させる技術の開発が必要とされていた
。
本発明は、基板の電気的浮遊状態によって生じるリーク
電流を激減した半導体装置を簡単な製造工程で容易に得
ることができるＭＯＳ型半導体装置の製造方法を提供す
ることをその目的とするものである。
電流を激減した半導体装置を簡単な製造工程で容易に得
ることができるＭＯＳ型半導体装置の製造方法を提供す
ることをその目的とするものである。
本発明は、半導体基板に形成されたチャネルの深い領域
にライフタイムキラーとなる不純物を導入する工程を設
けたことにより、基板の電気的浮遊状態によって生じる
リーク電流を激減した半導体装置を簡単な製造工程で容
易に得ることができる半導体装置の製造方法である。
にライフタイムキラーとなる不純物を導入する工程を設
けたことにより、基板の電気的浮遊状態によって生じる
リーク電流を激減した半導体装置を簡単な製造工程で容
易に得ることができる半導体装置の製造方法である。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図囚乃至同図（Ｑは、本発明方法を工程順に示す説
明図である。まず、第１図（４）に示す如く、例えばサ
ファイアからなる絶縁基板１０上に設けられた半導体層
に選択的に熱酸化を施し、フィールド絶縁膜１１で囲ま
れた素子領域１２を形成する。
明図である。まず、第１図（４）に示す如く、例えばサ
ファイアからなる絶縁基板１０上に設けられた半導体層
に選択的に熱酸化を施し、フィールド絶縁膜１１で囲ま
れた素子領域１２を形成する。
次に、同図ω）に示す如く、素子領域１２内のチャネル
形成予定領域に対応して開口部１３を有するレジスト膜
１４を、素子領域１２を含むフィールド絶縁膜１ノ上に
形成する。次いで、このレジスト膜１４をマスクにして
チャネル形成予定領域の下方である素子領域１２の主面
から深く離れた領域に、ドーピングの中心がくるように
イオン注入条件を設定して、Ａｕ等の不純物からなるラ
イフタイムキラー１５を注入する。
形成予定領域に対応して開口部１３を有するレジスト膜
１４を、素子領域１２を含むフィールド絶縁膜１ノ上に
形成する。次いで、このレジスト膜１４をマスクにして
チャネル形成予定領域の下方である素子領域１２の主面
から深く離れた領域に、ドーピングの中心がくるように
イオン注入条件を設定して、Ａｕ等の不純物からなるラ
イフタイムキラー１５を注入する。
ここで、ライフタイムキラー１５となる不純物としては
、Ａｕの他にもＣｕ、Ｃｏ、Ｚｎ。
、Ａｕの他にもＣｕ、Ｃｏ、Ｚｎ。
Ｆｅ、或はＳｉ、Ｎを使用しても良い。
次に、レジスト膜１４を除去した後、同図（Ｑに示す如
く、素子領域１２上にゲート絶縁膜１６及びゲート電極
Ｊ７を形成すると共に、これをパターニングし、これを
マスクにして所定の不純物を素子領域１２内に導入して
ソース領域１８及びドレイン領域１９を形成して半導体
装置２０を得る。ここで、ソース領域１８とドレイン領
域１９間に形成されるチャネル領域２）の実効チャネル
長は、例えば１μｍ未満に設定するのが望ましい。
く、素子領域１２上にゲート絶縁膜１６及びゲート電極
Ｊ７を形成すると共に、これをパターニングし、これを
マスクにして所定の不純物を素子領域１２内に導入して
ソース領域１８及びドレイン領域１９を形成して半導体
装置２０を得る。ここで、ソース領域１８とドレイン領
域１９間に形成されるチャネル領域２）の実効チャネル
長は、例えば１μｍ未満に設定するのが望ましい。
なお、ライフタイムキラー１５は、Ａｕのようにそれ自
身デープレベルとなってライフタイムを低下させる性質
のものの外にも上述のようＫ例えば、高濃度Ｓｉによっ
て結晶性を乱す作用によってライフタイムを低下させる
ものでも良い。
身デープレベルとなってライフタイムを低下させる性質
のものの外にも上述のようＫ例えば、高濃度Ｓｉによっ
て結晶性を乱す作用によってライフタイムを低下させる
ものでも良い。
また、ライフタイムを低下させる領域は、チャネル領域
２ノの下方の他も、素子領域１２の主面から深く離れた
領域であれば良いので、第２図にて後述するようにソー
ス領域１８、ドレイン領域１９の形成後に、これらの領
域１８゜１９０直下に自己整合的にライフタイムキラー
１５を尋人して設けても良い。
２ノの下方の他も、素子領域１２の主面から深く離れた
領域であれば良いので、第２図にて後述するようにソー
ス領域１８、ドレイン領域１９の形成後に、これらの領
域１８゜１９０直下に自己整合的にライフタイムキラー
１５を尋人して設けても良い。
このようにして得らｎた半導体装置−２０は、チャネル
領域２１の下方に導入したライフタイムキラー１５によ
って、第３図に示す基板の浮遊によるキンク電流２２を
鯰４図に示す如く、抑圧してリーク電流を従来の装置に
比べて約２桁以上借下させることができると共に、消費
電力の低減させることができる。また、本発明方法では
、従来の方法に比べてイオン注入工程を１回増すだけで
あり、製造工程そのものも簡単なものである。
領域２１の下方に導入したライフタイムキラー１５によ
って、第３図に示す基板の浮遊によるキンク電流２２を
鯰４図に示す如く、抑圧してリーク電流を従来の装置に
比べて約２桁以上借下させることができると共に、消費
電力の低減させることができる。また、本発明方法では
、従来の方法に比べてイオン注入工程を１回増すだけで
あり、製造工程そのものも簡単なものである。
第２図は、ソース領域１８、ドレイン領域。
１９の下方にライフタイムキラー１５を導入した本発明
方法の他の例を示すものである。この半導体装置＝Ｌノ
、では、ソース領域１８、ドレイン領域１９の形成後に
、高温度の熱処理工程を経ないので、結晶性の乱れは回
復しないため、ソース領域１８、ドレイン領域１９の下
方の領域は、非晶質状態に保たれる。また、ここでライ
フタイムキラー１５として導入するＳｉは、Ａｕ等の導
入による空乏層中のリーク電流の増大を起こすことはな
い。
方法の他の例を示すものである。この半導体装置＝Ｌノ
、では、ソース領域１８、ドレイン領域１９の形成後に
、高温度の熱処理工程を経ないので、結晶性の乱れは回
復しないため、ソース領域１８、ドレイン領域１９の下
方の領域は、非晶質状態に保たれる。また、ここでライ
フタイムキラー１５として導入するＳｉは、Ａｕ等の導
入による空乏層中のリーク電流の増大を起こすことはな
い。
以上説明した如く、本発明に係るＭＯＳ型半導体装置の
製造方法によれば、基板の電気的浮遊状態によって生じ
るリーク電流を激減した半導体装置を簡単な製造工程で
容易に得ることができるものである。
製造方法によれば、基板の電気的浮遊状態によって生じ
るリーク電流を激減した半導体装置を簡単な製造工程で
容易に得ることができるものである。
第１図囚乃至同図幹）は、本発明方法を工程順に示す説
明図、第２図は、本発明方法の他の例を示す説明図、第
３図及び第４図は、ドレイン電圧とキンク電流との関係
を示す説明図、第５図は、リーク電流のドレイン電圧依
存性を示す特性図、第６図は、第５図の特性線を計算機
シミュレーションしたものを示す特性図である。 １０・・・絶縁基板、１１・・・フィールド絶縁膜、１
２・・・素子領域、１３・・・開口部、１４・・・レジ
スト膜、１５・・・ライフタイムキラー、１６・・・ゲ
ート絶縁膜、１７・・・ゲート電極、１８・・・ソース
領域、１９・・・ドレイン領域、２０・・・半導体装置
、２１・・・チャネル領域、Ｌヱ・・・半導体装置。 第３図 第４図 第５図 第６図 μし４ン嚇０Ｅ
明図、第２図は、本発明方法の他の例を示す説明図、第
３図及び第４図は、ドレイン電圧とキンク電流との関係
を示す説明図、第５図は、リーク電流のドレイン電圧依
存性を示す特性図、第６図は、第５図の特性線を計算機
シミュレーションしたものを示す特性図である。 １０・・・絶縁基板、１１・・・フィールド絶縁膜、１
２・・・素子領域、１３・・・開口部、１４・・・レジ
スト膜、１５・・・ライフタイムキラー、１６・・・ゲ
ート絶縁膜、１７・・・ゲート電極、１８・・・ソース
領域、１９・・・ドレイン領域、２０・・・半導体装置
、２１・・・チャネル領域、Ｌヱ・・・半導体装置。 第３図 第４図 第５図 第６図 μし４ン嚇０Ｅ
Claims (1)
- 絶縁基板上の半導体層の所定領域にフィールド絶縁膜
で囲まれた素子領域を形成する工程と、該素子領域の主
面にチャネル形成予定領域に対応して開口部を有するレ
ジスト膜を形成する工程と、該レジスト膜をマスクにし
て前記チャネル形成予定領域の下方の前記主面から深く
離れた前記素子領域内にＡｕ、Ｃｕ、Ｃｏ、Ｚｎ、Ｆｅ
、Ｓｉ、Ｎの中から選ばれたライフキラーとなる不純物
を導入する工程と、前記レジスト膜を除去した後前記素
子領域内に所定の不純物を選択的に導入してソース領域
、ドレイン領域及びこれらの領域で挾まれたチャネルを
形成する工程とを具備することを特徴とするＭＯＳ型半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15247284A JPS6132470A (ja) | 1984-07-23 | 1984-07-23 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15247284A JPS6132470A (ja) | 1984-07-23 | 1984-07-23 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132470A true JPS6132470A (ja) | 1986-02-15 |
Family
ID=15541261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15247284A Pending JPS6132470A (ja) | 1984-07-23 | 1984-07-23 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132470A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04171766A (ja) * | 1990-11-05 | 1992-06-18 | Nec Corp | 薄膜ｓｏｉ―ｍｏｓｆｅｔ及びその製造方法 |
| US6770517B2 (en) | 1997-06-19 | 2004-08-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
-
1984
- 1984-07-23 JP JP15247284A patent/JPS6132470A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04171766A (ja) * | 1990-11-05 | 1992-06-18 | Nec Corp | 薄膜ｓｏｉ―ｍｏｓｆｅｔ及びその製造方法 |
| US6770517B2 (en) | 1997-06-19 | 2004-08-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
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