JPS594154A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、半導体基板内に
逆電導型のウェルを備えた半導体装置、特に相補型ＭＩ
Ｓ牛導体装置の製造方法に関するものである。
逆電導型のウェルを備えた半導体装置、特に相補型ＭＩ
Ｓ牛導体装置の製造方法に関するものである。
相補型ＭＩ８半導体装置は、通常牛導体基板にその逆導
電型の不純物でウェルを形成し、このウェル内に、との
ウェルの不純物と逆導電チャンネル型のＭＩ８牛導体装
置と、基板内に基板不純物と逆導電チャンネル型のＭＩ
Ｓ牛導体装置を形成している。これらＭＩ８半導体装置
は、通常Ｎ型ＭＩ ８半導体装置ないしは、Ｐ型ＭＩ８
半導体装置を意味するが、これらの装置を同一基板内に
備えた相補型ＭＩ８半導体装置は低電力消費の半導体装
置として広く知られている。
電型の不純物でウェルを形成し、このウェル内に、との
ウェルの不純物と逆導電チャンネル型のＭＩ８牛導体装
置と、基板内に基板不純物と逆導電チャンネル型のＭＩ
Ｓ牛導体装置を形成している。これらＭＩ８半導体装置
は、通常Ｎ型ＭＩ ８半導体装置ないしは、Ｐ型ＭＩ８
半導体装置を意味するが、これらの装置を同一基板内に
備えた相補型ＭＩ８半導体装置は低電力消費の半導体装
置として広く知られている。
この相補１Ｍｌ８半導体装置において、Ｎ型ＭＩ８半導
体装置およびＰ墓ＭＩ８半導体装Ｔｆ、ｔ−形成する際
、Ｎ型ＭＩ８半導体装置を形成する領域にはＰ型不純物
が入らないように、Ｐ型ＭＩＳ半導体装置を形成する領
域にはＮ型不純物が入らないようにマスクをする必要が
ある（以下このことを拡散切シ換えとよぶ）０ 従来、このマスクとして例えば気相成長酸化膜（以下、
ＳｉＯ□）を用いた場合、拡散切り換えのためのエツチ
ング工程の際、下地の酸化膜もエツチングされてしまう
という欠点があった。
体装置およびＰ墓ＭＩ８半導体装Ｔｆ、ｔ−形成する際
、Ｎ型ＭＩ８半導体装置を形成する領域にはＰ型不純物
が入らないように、Ｐ型ＭＩＳ半導体装置を形成する領
域にはＮ型不純物が入らないようにマスクをする必要が
ある（以下このことを拡散切シ換えとよぶ）０ 従来、このマスクとして例えば気相成長酸化膜（以下、
ＳｉＯ□）を用いた場合、拡散切り換えのためのエツチ
ング工程の際、下地の酸化膜もエツチングされてしまう
という欠点があった。
本発明は、拡散切シ換えのマスクとする気相成長ＳｉＯ
，下に前もって多結晶シリコン層を形成し、上記酸化膜
エッチの際のフィールド酸化膜厚の減少をなくしなおか
つその多結晶シリコン層を高抵抗素子として利用できる
という相補１Ｍｌ８半導体装置の製造方法を提供するも
のである。
，下に前もって多結晶シリコン層を形成し、上記酸化膜
エッチの際のフィールド酸化膜厚の減少をなくしなおか
つその多結晶シリコン層を高抵抗素子として利用できる
という相補１Ｍｌ８半導体装置の製造方法を提供するも
のである。
従来の拡散切り換えのマスクとして気相成長Ｓｉｎ、を
用いる相補型ＭＩ８半導体装置の製造方法は第１図に示
すようなものであった。第１図（ａ）工程において基板
１、例えばＮ型Ｓ１基板上にシリコン酸化膜２ｆｒ成長
させ、しかる後フォトレジスト３をマスクとしで、基板
１と逆導電型の不純物を持つウェル４（本例ではＰウェ
ル）を例えばボロンのイオン注入により形成する。第１
図（ｂ）工程において、耐酸化ＭｌｌｆｉＪ質５たとえ
ばシリコン窒化膜をシリコン酸化＃、２の上に形成し、
素子領域となる部分以外のシリコン音化膜を選択的にエ
ツチングする。第１図（Ｃ）工程において、酸化によシ
フイールド酸化膜６を形成し、しかる後シリコン窒化膜
を除去し、多結晶シリコン７を成長させ、ＭＩ８半導体
装置のゲート電極となる部分以外の多結晶シリコンをエ
ツチングで除去する。第１図（ｄ）工程において、多結
晶シリコン７上にシリコン酸化膜８を形成し、しかる後
払散切シ換えに用いる気相成長８ｉ０． ９を成長させ
る。第１図（ｅ）工程において、気相成長Ｓｉへ９の、
例えばＮ型ＭＩＳ半導体装置を形成する領域をエツチン
グ除去する。
用いる相補型ＭＩ８半導体装置の製造方法は第１図に示
すようなものであった。第１図（ａ）工程において基板
１、例えばＮ型Ｓ１基板上にシリコン酸化膜２ｆｒ成長
させ、しかる後フォトレジスト３をマスクとしで、基板
１と逆導電型の不純物を持つウェル４（本例ではＰウェ
ル）を例えばボロンのイオン注入により形成する。第１
図（ｂ）工程において、耐酸化ＭｌｌｆｉＪ質５たとえ
ばシリコン窒化膜をシリコン酸化＃、２の上に形成し、
素子領域となる部分以外のシリコン音化膜を選択的にエ
ツチングする。第１図（Ｃ）工程において、酸化によシ
フイールド酸化膜６を形成し、しかる後シリコン窒化膜
を除去し、多結晶シリコン７を成長させ、ＭＩ８半導体
装置のゲート電極となる部分以外の多結晶シリコンをエ
ツチングで除去する。第１図（ｄ）工程において、多結
晶シリコン７上にシリコン酸化膜８を形成し、しかる後
払散切シ換えに用いる気相成長８ｉ０． ９を成長させ
る。第１図（ｅ）工程において、気相成長Ｓｉへ９の、
例えばＮ型ＭＩＳ半導体装置を形成する領域をエツチン
グ除去する。
この際気相成長５ｉｎ２層下の酸化膜もエツチング時間
が適当でないと同時にエツチングされてしまうという欠
点がある。エツチング後、リンの拡散あるいはイオン注
入によυＮ型拡散／？Ｊ１０を形成する。第１図（ｆ）
工程において気相成長５ｉｎ２９上にさらに気相成長Ｓ
＋０２１１を成長させＰ型ＭＩ８半導体装置を形成する
領域をエツチング除去する。
が適当でないと同時にエツチングされてしまうという欠
点がある。エツチング後、リンの拡散あるいはイオン注
入によυＮ型拡散／？Ｊ１０を形成する。第１図（ｆ）
工程において気相成長５ｉｎ２９上にさらに気相成長Ｓ
＋０２１１を成長させＰ型ＭＩ８半導体装置を形成する
領域をエツチング除去する。
このようにエツチングした後の状態は、Ｐ型領域とＮｆ
ｆ１領域の境界部分において、気相成長５ｉＯ２９と１
１の重なった気相成長Ｓ ｉＯ，の膜厚の段差があって
、これがあとの８ｇ１図（ｇ）工程における金屑配線が
断線しやすくなるという欠点になる。エツチング後ボロ
ンの拡散あるいはイオン注入によりＰ湿鉱散層１２を形
成する。第１図（ｇ）工程において通常のＭＩ８＃！−
導体装置の製造方法に従い層間絶縁ｇｉ３を気相成長Ｓ
ｉｏｌにより形成し、コンタクト穴をろけ、金屑配線
１４を施すことによ１フ、相補型Ｍ■Ｓ牛導体装置がで
きる。
ｆ１領域の境界部分において、気相成長５ｉＯ２９と１
１の重なった気相成長Ｓ ｉＯ，の膜厚の段差があって
、これがあとの８ｇ１図（ｇ）工程における金屑配線が
断線しやすくなるという欠点になる。エツチング後ボロ
ンの拡散あるいはイオン注入によりＰ湿鉱散層１２を形
成する。第１図（ｇ）工程において通常のＭＩ８＃！−
導体装置の製造方法に従い層間絶縁ｇｉ３を気相成長Ｓ
ｉｏｌにより形成し、コンタクト穴をろけ、金屑配線
１４を施すことによ１フ、相補型Ｍ■Ｓ牛導体装置がで
きる。
以上説明した従来の製造方法による相補型ＭＩＳ＝ ５
− 半導体装置にかいては、気相成長８１０２を拡散切）換
えのマスクとするため、下地の酸化膜がエツチングされ
ないよう彦、エツチング時間を設定することが難しく、
′またＰ型領域とＮ型領域の境界で段差が生ずるため、
金わ１配腺の際、断線しやすくなるという欠点があった
。
− 半導体装置にかいては、気相成長８１０２を拡散切）換
えのマスクとするため、下地の酸化膜がエツチングされ
ないよう彦、エツチング時間を設定することが難しく、
′またＰ型領域とＮ型領域の境界で段差が生ずるため、
金わ１配腺の際、断線しやすくなるという欠点があった
。
そこで本発明の製造方法は、拡散切り換えのマスクとす
る気相成長８ｉ０２下に前もって、多結晶シリコンノー
を形成することによｐ、酸化膜エッチの際にもフィール
ド酸化膜厚′ｆ、ｖ、少することなく、Ｐ−Ｎ境界のエ
ツチングによる段葺もなくし、なおかつ、その多結晶シ
リコン層を高抵抗素子として利用できるという、相補型
Ｍ Ｉ Ｓ半導体装置を得るもので２ｂる。
る気相成長８ｉ０２下に前もって、多結晶シリコンノー
を形成することによｐ、酸化膜エッチの際にもフィール
ド酸化膜厚′ｆ、ｖ、少することなく、Ｐ−Ｎ境界のエ
ツチングによる段葺もなくし、なおかつ、その多結晶シ
リコン層を高抵抗素子として利用できるという、相補型
Ｍ Ｉ Ｓ半導体装置を得るもので２ｂる。
不発ゆＪの製造方法の実施例を第２図で示す。第２図（
ａ）工程において基板１、例えばＮ壓ＳＩ基板上にシリ
；７ン醒化膜２を成長させ、しかる後フォトレジスト３
をマスクとじ−〔基板１と逆導電型の不純物を持つウェ
ル４（本例ではＰウェル）を例えばボロンのイオン注入
によ多形成する。第２図６− （ｂ）工程において、耐酸化性物質５、たとえばシリコ
ン窒化膜をシリコン酸化膜２の」４に形成し、宗子領域
となる部分以外のシリコン窒化膜を選択的にエツチング
する。第２図（Ｃ）工程において、酸化によりフィール
ド酸化膜６を形成し、しかる後シリコン窒化膜を除去［
１１、し、かるのち多結晶シリコン７を成長させ、ｈ、
ｉ ｒ ｓ半導体装置のゲート電極となる部分以外の多
結晶シリコンをエツチングで除去する。第２図（ｄ）工
程において、多結晶シリ６ン７上にシリコン酸化膜８を
形成（２、しかる後多結晶シリコン層１５を適当に薄く
成長させしかん後気相成長Ｓ＋０．９を成長させる。第
２図（ｅ）工程において、気相成長ＳｉＯ，９の例えば
Ｎ型Ｍ ］’ ８牛導体装ｆ）Ｐｃ形成する領域をエツ
チング除去する。
ａ）工程において基板１、例えばＮ壓ＳＩ基板上にシリ
；７ン醒化膜２を成長させ、しかる後フォトレジスト３
をマスクとじ−〔基板１と逆導電型の不純物を持つウェ
ル４（本例ではＰウェル）を例えばボロンのイオン注入
によ多形成する。第２図６− （ｂ）工程において、耐酸化性物質５、たとえばシリコ
ン窒化膜をシリコン酸化膜２の」４に形成し、宗子領域
となる部分以外のシリコン窒化膜を選択的にエツチング
する。第２図（Ｃ）工程において、酸化によりフィール
ド酸化膜６を形成し、しかる後シリコン窒化膜を除去［
１１、し、かるのち多結晶シリコン７を成長させ、ｈ、
ｉ ｒ ｓ半導体装置のゲート電極となる部分以外の多
結晶シリコンをエツチングで除去する。第２図（ｄ）工
程において、多結晶シリ６ン７上にシリコン酸化膜８を
形成（２、しかる後多結晶シリコン層１５を適当に薄く
成長させしかん後気相成長Ｓ＋０．９を成長させる。第
２図（ｅ）工程において、気相成長ＳｉＯ，９の例えば
Ｎ型Ｍ ］’ ８牛導体装ｆ）Ｐｃ形成する領域をエツ
チング除去する。
この際、気相成長５ｔ０２９の下に多結晶シリコンの層
があるから酸化膜エツチング時間が長く々りても、多結
晶シリコン下のフィールド酸化膜などがエツチングされ
ることけないという利点がご〉る。
があるから酸化膜エツチング時間が長く々りても、多結
晶シリコン下のフィールド酸化膜などがエツチングされ
ることけないという利点がご〉る。
エツチング後リンのイオン注入を適当なエネルギーと不
純物方トで行々い、Ｎ型拡散層１０を形成する０この際
イオン注入エネルギーは拡散層・ゲートにイオン注入さ
れるように行なうから、多結晶シリコン１５中に入る不
純物の蓋はわずかであり、また多結晶シリコン層の厚さ
も薄いので高抵抗の１−となる。第２図（ｆ）工程にお
いて、気相成長Ｓｉｎ。
純物方トで行々い、Ｎ型拡散層１０を形成する０この際
イオン注入エネルギーは拡散層・ゲートにイオン注入さ
れるように行なうから、多結晶シリコン１５中に入る不
純物の蓋はわずかであり、また多結晶シリコン層の厚さ
も薄いので高抵抗の１−となる。第２図（ｆ）工程にお
いて、気相成長Ｓｉｎ。
１１成長させＰ型ＭＩＳ苧導体装置を形成する領域の気
相成長Ｓｉｎ、１１をエツチング除去し、ボロンのイオ
ン注入によｆｉＰ型拡散拡散層１２成する。
相成長Ｓｉｎ、１１をエツチング除去し、ボロンのイオ
ン注入によｆｉＰ型拡散拡散層１２成する。
第２図（ｇ）工程において、気相成長Ｓｉｎ、１１ を
酸化膜エツチングによシ全面除去する。この時、気相成
長５ｉ０２９と１１のＰ−Ｎ切シ換え部での重な他部分
もこの多結晶シリコンをエツチングの保護膜として全面
除去される。しかる後、高抵抗素子として使う部分以外
の多結晶シリコンをエツチング除去する。気相成長Ｓ１
０！ をいったん全面除去することによりＰ−Ｎ境界で
の酸化膜エッチによって生じていた段差をなくすること
ができる。第２図（ｈ）工程において、通常のＭＩＳ半
導体装置の製造方法に従い、層間絶縁膜１３を気相成長
Ｓｉｎ。
酸化膜エツチングによシ全面除去する。この時、気相成
長５ｉ０２９と１１のＰ−Ｎ切シ換え部での重な他部分
もこの多結晶シリコンをエツチングの保護膜として全面
除去される。しかる後、高抵抗素子として使う部分以外
の多結晶シリコンをエツチング除去する。気相成長Ｓ１
０！ をいったん全面除去することによりＰ−Ｎ境界で
の酸化膜エッチによって生じていた段差をなくすること
ができる。第２図（ｈ）工程において、通常のＭＩＳ半
導体装置の製造方法に従い、層間絶縁膜１３を気相成長
Ｓｉｎ。
によシ形成し、コンタクト穴をあけ、金属配線１４を施
すことにより、高抵抗素子を含んだ相補型ＭＩＳ半導体
装置ができる。
すことにより、高抵抗素子を含んだ相補型ＭＩＳ半導体
装置ができる。
以上説明したように、本発明の拡散切シ換えのマスクに
用いる気相成長Ｓｉｎ、下に前もって多結晶シリコンＩ
−を形成し、しかる後、気相成長ＳｉＯ□を酸化膜エツ
チングして、拡散切シ換えのマスクとするという製造方
法によシ、多結晶シリコン層は、多結晶シリコン層下の
酸化膜に対して、酸化膜エツチングの保！！膜となって
フィールド酸化膜厚の減少をなくすことができ、また気
相成長ＳｔＯ。
用いる気相成長Ｓｉｎ、下に前もって多結晶シリコンＩ
−を形成し、しかる後、気相成長ＳｉＯ□を酸化膜エツ
チングして、拡散切シ換えのマスクとするという製造方
法によシ、多結晶シリコン層は、多結晶シリコン層下の
酸化膜に対して、酸化膜エツチングの保！！膜となって
フィールド酸化膜厚の減少をなくすことができ、また気
相成長ＳｔＯ。
を酸化膜エツチングによシ全面除去して、Ｐ−Ｎ境界の
段差をなくして金属配線の断線をなくすことも、可能と
なり、なおかつ、その多結晶シリコン層は、酸化膜エツ
チングの保護膜としてばかりではなく、Ｐ型・Ｎ型ＭＩ
Ｓ半導体装置のゲート・ドレイン形成のイオン注入の際
に、わずかな不純物しか入らないことを利用して、高抵
抗素子材料としても使え結局高速で金属配線の断線の少
ないそして容易にＰ型預域、Ｎ型領域の両方に高抵抗素
子が備えられる、相補型ＭＩ８半導体装置を得９− ることかできる。
段差をなくして金属配線の断線をなくすことも、可能と
なり、なおかつ、その多結晶シリコン層は、酸化膜エツ
チングの保護膜としてばかりではなく、Ｐ型・Ｎ型ＭＩ
Ｓ半導体装置のゲート・ドレイン形成のイオン注入の際
に、わずかな不純物しか入らないことを利用して、高抵
抗素子材料としても使え結局高速で金属配線の断線の少
ないそして容易にＰ型預域、Ｎ型領域の両方に高抵抗素
子が備えられる、相補型ＭＩ８半導体装置を得９− ることかできる。
また多結晶シリコン層１６とその下層のイオン注入拡散
層との間で容量を形成する事が出来、回路的に遅延回路
を形成する事が出来るのも本発明の特徴とするところで
ある。
層との間で容量を形成する事が出来、回路的に遅延回路
を形成する事が出来るのも本発明の特徴とするところで
ある。
第１図（ａ）〜（ｇ）は従来の製造工程を説明するため
の工程順の断面図であシ、第２図（ａ）〜（ｈ）は本発
明の一実施例を説明するための工程順の断面図である。 なお図において、１・・・・・・Ｎ型基板、２．８・・
・・・・シリコン酸化膜、３・・・・・・フォトレジス
ト、４・・・・・・Ｐウェル、５・・・・・・シリコン
窒化Ｌ ６・・・・・・フィールド酸化膜、７，１５．
１６・・・・・・多結晶シリコン、９．１１．１３・・
・・・・気相成長Ｓｉｎ、 、ｌ Ｑ・・・Ｎ斌散層、
１２・・・・・・Ｐ 拡散層、１４・・・・・・金概配
線である〇１０−
の工程順の断面図であシ、第２図（ａ）〜（ｈ）は本発
明の一実施例を説明するための工程順の断面図である。 なお図において、１・・・・・・Ｎ型基板、２．８・・
・・・・シリコン酸化膜、３・・・・・・フォトレジス
ト、４・・・・・・Ｐウェル、５・・・・・・シリコン
窒化Ｌ ６・・・・・・フィールド酸化膜、７，１５．
１６・・・・・・多結晶シリコン、９．１１．１３・・
・・・・気相成長Ｓｉｎ、 、ｌ Ｑ・・・Ｎ斌散層、
１２・・・・・・Ｐ 拡散層、１４・・・・・・金概配
線である〇１０−
Claims (1)
- 一導電型の基板中に、逆電導型の第１の不純物を注入す
る工程と、該基板上に選択的に耐酸化性膜を設け、該耐
酸化性膜をマスクとして該基板を酸化して厚い酸化膜を
形成する工程と、前記耐酸化性膜を除去する工程と、該
基板上に第１の多結晶シリコン層を設ける工程と、ゲー
ト電極となる領域以外の前記多結晶シリコン層をエツチ
ング除去する工程と、該第１の多結晶シリコン層上に酸
化膜を設ける工程と、第２の多結晶シリコン層を設けそ
の上に第１の気相成長酸化膜を設ける工程と、前記基板
の一部の領域上の前記第１の気相成長酸化膜をエツチン
グ除去して逆導電型の第２の不純物を注入する工程と、
前記第１の気相成長酸化膜上にさらに第２の気相成長酸
化膜を形成する工程と、前記逆導電型の第１の不純物が
注入された領域上の前記第２の気相成長酸化膜をエツチ
ング除去して一導電型の第３の不純物を注入する工程と
、前記第２の気相成長酸化膜を全面除去したのちに前記
第２の多結晶シリコン層の素子領域以外をエツチング除
去する工程を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113198A JPS594154A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113198A JPS594154A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS594154A true JPS594154A (ja) | 1984-01-10 |
| JPS6258667B2 JPS6258667B2 (ja) | 1987-12-07 |
Family
ID=14606033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113198A Granted JPS594154A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594154A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6261353A (ja) * | 1985-09-11 | 1987-03-18 | Oki Electric Ind Co Ltd | 相補型ｍｏｓ半導体素子の製造方法 |
-
1982
- 1982-06-30 JP JP57113198A patent/JPS594154A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6261353A (ja) * | 1985-09-11 | 1987-03-18 | Oki Electric Ind Co Ltd | 相補型ｍｏｓ半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6258667B2 (ja) | 1987-12-07 |
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