JPS62117372A - Ｍｉｓトランジスタ− - Google Patents
Ｍｉｓトランジスタ−Info
- Publication number
- JPS62117372A JPS62117372A JP25816485A JP25816485A JPS62117372A JP S62117372 A JPS62117372 A JP S62117372A JP 25816485 A JP25816485 A JP 25816485A JP 25816485 A JP25816485 A JP 25816485A JP S62117372 A JPS62117372 A JP S62117372A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- substrate
- gate
- oxide film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高速高密度集積回路に用いられるチャンネル
長の短いＭＴＳトランジスターに関する。
長の短いＭＴＳトランジスターに関する。
［発明の概要］
本発明は、短チャンネルＭＩＳトランジスターにおいて
、ソース・ドレイン領域に接する基板領域の不純物濃度
を薄くすることにより、短チャンネル効果を抑えるため
チャンネル濃度を濃＜シた場合の接合容量増加に伴う遅
延時間の増加を抑えるようにしたものである。
、ソース・ドレイン領域に接する基板領域の不純物濃度
を薄くすることにより、短チャンネル効果を抑えるため
チャンネル濃度を濃＜シた場合の接合容量増加に伴う遅
延時間の増加を抑えるようにしたものである。
従来、例えばＮチャンネルのＭＩＳトランジスターでは
、第３図に断面図を示すように、ｒ）基板１、Ｐ基板１
上に配したフィールド酸化膜２及びゲート酸化膜３、ゲ
ート酸化膜３上に配したｐｏｌｙＳ＋ゲート４ 、ｐｏ
ｌｙｓｉゲート４、フィールド酸化膜２、及びゲート酸
化膜３」二に配した眉間絶縁膜５、Ｐ基板１内において
ゲート酸化膜３の下に接して配したソース７及びドレイ
ン８から構成されるＭ■Ｓトランジスターが知られてい
た。
、第３図に断面図を示すように、ｒ）基板１、Ｐ基板１
上に配したフィールド酸化膜２及びゲート酸化膜３、ゲ
ート酸化膜３上に配したｐｏｌｙＳ＋ゲート４ 、ｐｏ
ｌｙｓｉゲート４、フィールド酸化膜２、及びゲート酸
化膜３」二に配した眉間絶縁膜５、Ｐ基板１内において
ゲート酸化膜３の下に接して配したソース７及びドレイ
ン８から構成されるＭ■Ｓトランジスターが知られてい
た。
集積回路の高速高密度化をはかるために、ｐｏｌｙＳｉ
ゲート４の１１、すなわちチャンネル長を短くしていく
と、サブスレッショルド特性の劣化、■Ｔ□低下、バン
チスルー耐圧（ＩＴなどの短チャンネル効果と呼ばれる
現象が顕著になる。この短チャンネル効果を抑制するた
めには、スケーリング則によれば、チャンネル長がｌ／
λになった場合にはチャンネルの不純物濃度をλ倍に増
やせばよい。
ゲート４の１１、すなわちチャンネル長を短くしていく
と、サブスレッショルド特性の劣化、■Ｔ□低下、バン
チスルー耐圧（ＩＴなどの短チャンネル効果と呼ばれる
現象が顕著になる。この短チャンネル効果を抑制するた
めには、スケーリング則によれば、チャンネル長がｌ／
λになった場合にはチャンネルの不純物濃度をλ倍に増
やせばよい。
一般的な長チャンネルトランジスターの基板濃度が１０
１ｓ〜１（）１怜「３であるのに対Ｕ２、チャンネル長
２．０ＸＩｍ以下の短チヤンネルトランジスターでは、
短チャンネル効果を抑えるため、１０１Ａ〜１０１７ｃ
Ｉ１１３を用いる。従って、従来のＭｉｓトランジスタ
ーの第３図におけるＢ Ｂ”方向の不純物濃度分析は
第４図に示すようになり、ドレインと基板間の接合容量
が高くなる。ドレイン８と基板１間の接合容量が増え、
従って、トランジスター動作の遅廷時間が増え、短チャ
ンネル化により期待されるほど高速にならないという問
題があった。
１ｓ〜１（）１怜「３であるのに対Ｕ２、チャンネル長
２．０ＸＩｍ以下の短チヤンネルトランジスターでは、
短チャンネル効果を抑えるため、１０１Ａ〜１０１７ｃ
Ｉ１１３を用いる。従って、従来のＭｉｓトランジスタ
ーの第３図におけるＢ Ｂ”方向の不純物濃度分析は
第４図に示すようになり、ドレインと基板間の接合容量
が高くなる。ドレイン８と基板１間の接合容量が増え、
従って、トランジスター動作の遅廷時間が増え、短チャ
ンネル化により期待されるほど高速にならないという問
題があった。
ｃ問題点を解決するだめの手段〕
Ｌ記問題点を解決するために、本発明は、ドレイン８内
にゲート４と離して基板ｌと逆導電型で基板１の不純物
濃度より薄い不純物拡散層１０を形成することにより、
ドレイン８に接する基板１内の領域の不純物濃度を実質
的に薄くすることにした。
にゲート４と離して基板ｌと逆導電型で基板１の不純物
濃度より薄い不純物拡散層１０を形成することにより、
ドレイン８に接する基板１内の領域の不純物濃度を実質
的に薄くすることにした。
上記のように、ドレイン８に接するＩ＋−（ｉ ｌ内の
領域の不純物４瓜を薄くするＪ：、 、Ｌにより、ルイ
ン８と基板１間の接合容Ｙを小ざくできろため、トラン
ジスタの高速化にまり集積回路のｆ１能向劃−に寄与す
る。
領域の不純物４瓜を薄くするＪ：、 、Ｌにより、ルイ
ン８と基板１間の接合容Ｙを小ざくできろため、トラン
ジスタの高速化にまり集積回路のｆ１能向劃−に寄与す
る。
以下に本発明の実施例４図面４： Ｊ、％づいて説明す
る。第１図は、本発明のＭＩＳ）う゛／シスターを説明
するだめの断面図である。本発明のＭｉｓ１ランシスタ
ーは、ｐ４＜板１、ｒす、（板１十に配したフィールド
酸化膜２及びゲート酸化膜３、ゲート酸化膜３−１−に
配したｐｏｌｙｓｉゲーｈ ４ 、ｐｏｌｙｓｉゲート
４の側壁ζこ配と７だ酸化ｎ費６、ｐｏｌｙｓ＋ゲート
４、側壁酸化膜６、デー１酸化膜３、及びフィールド酸
化膜２１−に配した層間絶縁膜５、Ｐ基板１内において
ゲート酸化膜３の下に接して配置−７たソース７及びド
レイン８、Ｆ＞基板ｌ内においてゲート、１と離して、
ゲート酸化■り３のＦに接し７て配置、た（）−領域９
．１０から構成される。本発明のＭ！Ｓ＋・ランシスタ
ーでは、高？層度のＮ型拡散層であるドレイン８内に、
さらに基板ｌよりも低濃度のＮ型拡散層（実質的には、
ｐ−領域１０となる）をドレイン８よりも深く形成する
。従って、ドレイン８は基板１とＰ”ｊｉ城１０を介し
て接することになり、第２閏の本発明のＭＩＳトランジ
スターの第１図におけるＡ−Ａ’力方向不純物濃度分布
に示ずＪ：うに接合における不純物濃度が１０１４〜１
０１６０１３ と十分低くなるため、トランジスターの
動作速度を速くすることができる。
る。第１図は、本発明のＭＩＳ）う゛／シスターを説明
するだめの断面図である。本発明のＭｉｓ１ランシスタ
ーは、ｐ４＜板１、ｒす、（板１十に配したフィールド
酸化膜２及びゲート酸化膜３、ゲート酸化膜３−１−に
配したｐｏｌｙｓｉゲーｈ ４ 、ｐｏｌｙｓｉゲート
４の側壁ζこ配と７だ酸化ｎ費６、ｐｏｌｙｓ＋ゲート
４、側壁酸化膜６、デー１酸化膜３、及びフィールド酸
化膜２１−に配した層間絶縁膜５、Ｐ基板１内において
ゲート酸化膜３の下に接して配置−７たソース７及びド
レイン８、Ｆ＞基板ｌ内においてゲート、１と離して、
ゲート酸化■り３のＦに接し７て配置、た（）−領域９
．１０から構成される。本発明のＭ！Ｓ＋・ランシスタ
ーでは、高？層度のＮ型拡散層であるドレイン８内に、
さらに基板ｌよりも低濃度のＮ型拡散層（実質的には、
ｐ−領域１０となる）をドレイン８よりも深く形成する
。従って、ドレイン８は基板１とＰ”ｊｉ城１０を介し
て接することになり、第２閏の本発明のＭＩＳトランジ
スターの第１図におけるＡ−Ａ’力方向不純物濃度分布
に示ずＪ：うに接合における不純物濃度が１０１４〜１
０１６０１３ と十分低くなるため、トランジスターの
動作速度を速くすることができる。
Ｐ−領域１０は、ｐｏｌｙｓｉゲート４、側壁酸化膜６
、及びフィールド酸化膜２をマスクとして、例えば、イ
オン注入法により、自己整合で形成できるためマスキン
グ工程が不要という利点がある。
、及びフィールド酸化膜２をマスクとして、例えば、イ
オン注入法により、自己整合で形成できるためマスキン
グ工程が不要という利点がある。
また、■）−領域１０は側壁酸化膜６によりｐｏｌｙＳ
ｉゲート４と離して形成できるため、チャンネルの不純
物濃度に影響を与えず、トランジスターの■ＴＨを変え
ないので、従来のプロセス条件を大巾に変えずに使用で
きる。
ｉゲート４と離して形成できるため、チャンネルの不純
物濃度に影響を与えず、トランジスターの■ＴＨを変え
ないので、従来のプロセス条件を大巾に変えずに使用で
きる。
本発明は、ｉ：ｔ を−説明したよ・）に、ドレインを
一重拡散構造とするごとにより、ド１／インと基４トシ
間の接合容量を小さくし、トランジスターの高ｊ中化、
従って、集積回路の高性能化に効果がある。
一重拡散構造とするごとにより、ド１／インと基４トシ
間の接合容量を小さくし、トランジスターの高ｊ中化、
従って、集積回路の高性能化に効果がある。
第１図は本発明のＭ Ｉ Ｓ ｌランシスターの断面図
、第２図は本発明のＭＩＳＩランシスターのＡ−Ａ′方
向の不純物濃度分布を示す図、第３図は従来のＭＩＳト
ランジスターの断面図、第４同は従来のＭＩＳトランジ
スリスｆ７）Ｂ−Ｂ′力方向不純物濃度分布を示す図で
ある。 １・・・１）基板 ２・・・フィールド−酸化膜 ３・・・ゲート酸化膜 ４−−− ｐｏｌｙｓｉゲート ５・・・層間絶縁膜 ６・・・側壁酸化膜 ７・・・ソース ８・・・ドレイン ９．１０・・・Ｐ−領域 第１図 第３図 第２図 第４図
、第２図は本発明のＭＩＳＩランシスターのＡ−Ａ′方
向の不純物濃度分布を示す図、第３図は従来のＭＩＳト
ランジスターの断面図、第４同は従来のＭＩＳトランジ
スリスｆ７）Ｂ−Ｂ′力方向不純物濃度分布を示す図で
ある。 １・・・１）基板 ２・・・フィールド−酸化膜 ３・・・ゲート酸化膜 ４−−− ｐｏｌｙｓｉゲート ５・・・層間絶縁膜 ６・・・側壁酸化膜 ７・・・ソース ８・・・ドレイン ９．１０・・・Ｐ−領域 第１図 第３図 第２図 第４図
Claims (1)
- ドレイン内に前記ドレインより深く形成した基板と逆導
電型で前記基板よりも不純物濃度の低い拡散層を有し、
かつ前記拡散層がチャンネルに達しない程度にゲート電
極と離れていることを特徴とするＭＩＳトランジスター
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25816485A JPS62117372A (ja) | 1985-11-18 | 1985-11-18 | Ｍｉｓトランジスタ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25816485A JPS62117372A (ja) | 1985-11-18 | 1985-11-18 | Ｍｉｓトランジスタ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62117372A true JPS62117372A (ja) | 1987-05-28 |
Family
ID=17316418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25816485A Pending JPS62117372A (ja) | 1985-11-18 | 1985-11-18 | Ｍｉｓトランジスタ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62117372A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5040037A (en) * | 1988-12-13 | 1991-08-13 | Mitsubishi Denki Kabushiki Kaisha | MOS type field effect transistor formed on a semiconductor layer on an insulator substrate |
-
1985
- 1985-11-18 JP JP25816485A patent/JPS62117372A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5040037A (en) * | 1988-12-13 | 1991-08-13 | Mitsubishi Denki Kabushiki Kaisha | MOS type field effect transistor formed on a semiconductor layer on an insulator substrate |
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