JPH11177086A - 縦型電界効果トランジスタとその製造方法 - Google Patents
縦型電界効果トランジスタとその製造方法Info
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- JPH11177086A JPH11177086A JP9338445A JP33844597A JPH11177086A JP H11177086 A JPH11177086 A JP H11177086A JP 9338445 A JP9338445 A JP 9338445A JP 33844597 A JP33844597 A JP 33844597A JP H11177086 A JPH11177086 A JP H11177086A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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Abstract
(57)【要約】 （修正有）
【課題】 トレンチ型電界効果トランジスタの同一耐圧
下での，オン抵抗低減限界をより低抵抗化し，同一チッ
プサイズにおいて現行のトレンチ型電界効果トランジス
タと比較し，より低抵抗の素子を提供する。 【解決手段】 トレンチ１直下且つ低濃度エピ層５の内
部且つチャネル拡散層３外部に位置し，低濃度エピ層と
同導電性を有する島状の高濃度領域７を形成する。オン
時には電流が，トレンチ直下を流れるため，トレンチ直
下に位置し且つ低濃度エピ層の内部に位置する，低濃度
エピ層と同導電性を有する島状の高濃度領域を形成する
ことにより，パンチスルー耐圧及びアバランシェ耐圧の
どちらの耐圧へも大きく影響を与えることなく，オン抵
抗低減を実現できる。従って，トレンチ型電界効果トラ
ンジスタの同一耐圧下での，オン抵抗低減限界をより低
抵抗化し，同一チップサイズにおいて現行のトレンチ型
電界効果トランジスタと比較し，より低抵抗の素子を提
供する。
下での，オン抵抗低減限界をより低抵抗化し，同一チッ
プサイズにおいて現行のトレンチ型電界効果トランジス
タと比較し，より低抵抗の素子を提供する。 【解決手段】 トレンチ１直下且つ低濃度エピ層５の内
部且つチャネル拡散層３外部に位置し，低濃度エピ層と
同導電性を有する島状の高濃度領域７を形成する。オン
時には電流が，トレンチ直下を流れるため，トレンチ直
下に位置し且つ低濃度エピ層の内部に位置する，低濃度
エピ層と同導電性を有する島状の高濃度領域を形成する
ことにより，パンチスルー耐圧及びアバランシェ耐圧の
どちらの耐圧へも大きく影響を与えることなく，オン抵
抗低減を実現できる。従って，トレンチ型電界効果トラ
ンジスタの同一耐圧下での，オン抵抗低減限界をより低
抵抗化し，同一チップサイズにおいて現行のトレンチ型
電界効果トランジスタと比較し，より低抵抗の素子を提
供する。
Description
【０００１】
【発明の属する技術分野】本発明は， 縦型電界効果ト
ランジスタとその製造方法に関し，特に，チャネル部分
をトレンチ構造側壁にて構成する縦型電界効果トランジ
スタとその製造方法に関する。
ランジスタとその製造方法に関し，特に，チャネル部分
をトレンチ構造側壁にて構成する縦型電界効果トランジ
スタとその製造方法に関する。
【０００２】
【従来の技術】縦型電界効果トランジスタは，高い耐圧
の要求されるパソコンのスイッチ部分等に利用され，一
般にパワーデバイスと呼ばれている。現在，ノートパソ
コンの需要拡大に伴い，パソコンの低消費電力に対する
要求が高まっており，スイッチング時の消費電力低減も
重要な課題となっている。
の要求されるパソコンのスイッチ部分等に利用され，一
般にパワーデバイスと呼ばれている。現在，ノートパソ
コンの需要拡大に伴い，パソコンの低消費電力に対する
要求が高まっており，スイッチング時の消費電力低減も
重要な課題となっている。
【０００３】スイッチング時の消費電力を低減するため
には，縦型電界効果トランジスタのオン時の抵抗，すな
わちオン抵抗を低減する必要がある。オン抵抗低減に
は，チャネル部の空乏層の広がり抵抗を低減すること
が，重要な課題となる。
には，縦型電界効果トランジスタのオン時の抵抗，すな
わちオン抵抗を低減する必要がある。オン抵抗低減に
は，チャネル部の空乏層の広がり抵抗を低減すること
が，重要な課題となる。
【０００４】この課題を克服するために，現在，チャネ
ル部分をトレンチ構造の側壁にて形成する縦型電界効果
トランジスタが特開平6-326320のように開発されてい
る。チャネル部分をトレンチ構造の側壁にて形成した場
合，チャネル部の空乏層の広がり抵抗は，零となり，オ
ン抵抗を低減できるだけではなく，素子の微細化も容易
となる。
ル部分をトレンチ構造の側壁にて形成する縦型電界効果
トランジスタが特開平6-326320のように開発されてい
る。チャネル部分をトレンチ構造の側壁にて形成した場
合，チャネル部の空乏層の広がり抵抗は，零となり，オ
ン抵抗を低減できるだけではなく，素子の微細化も容易
となる。
【０００５】
【発明が解決しようとする課題】チャネル部分をトレン
チ構造の側壁にて形成する縦型電界効果トランジスタ
（トレンチ型電界効果トランジスタ）は，耐圧70Vに対
し，オン抵抗80mΩmm2程度までオン抵抗を低減できる。
しかし，エピ層の膜厚を薄くしたり，エピ濃度を高くす
ることにより，これ以上のオン抵抗の低減を図ると，耐
圧もそれに伴い急激に低下してしまう。従って，素子を
低抵抗にするには，チップサイズを大きくすることにな
り，素子のコスト増大をもたらす。
チ構造の側壁にて形成する縦型電界効果トランジスタ
（トレンチ型電界効果トランジスタ）は，耐圧70Vに対
し，オン抵抗80mΩmm2程度までオン抵抗を低減できる。
しかし，エピ層の膜厚を薄くしたり，エピ濃度を高くす
ることにより，これ以上のオン抵抗の低減を図ると，耐
圧もそれに伴い急激に低下してしまう。従って，素子を
低抵抗にするには，チップサイズを大きくすることにな
り，素子のコスト増大をもたらす。
【０００６】本発明の目的は，トレンチ型電界効果トラ
ンジスタの同一耐圧下での，オン抵抗低減限界をより低
抵抗化し，同一チップサイズにおいて現行のトレンチ型
電界効果トランジスタと比較し，より低抵抗の素子を提
供することにある。
ンジスタの同一耐圧下での，オン抵抗低減限界をより低
抵抗化し，同一チップサイズにおいて現行のトレンチ型
電界効果トランジスタと比較し，より低抵抗の素子を提
供することにある。
【０００７】
【課題を解決するための手段】トレンチ直下且つ，低濃
度エピ層内部且つ，チャネル拡散層外部に位置し，低濃
度エピ層と同導電性を有する島状の高濃度領域を形成す
る。
度エピ層内部且つ，チャネル拡散層外部に位置し，低濃
度エピ層と同導電性を有する島状の高濃度領域を形成す
る。
【０００８】
【発明の実施の形態】本発明の一実施例を説明する前
に，従来トレンチ型電界効果トランジスタの構造を説明
する。従来トレンチ型電界効果トランジスタは，高濃度
基板６上に形成された低濃度エピ層５と，低濃度エピ層
５の内部に形成されるソース拡散層２及びチャネル拡散
層３を基本構造としている。本基本構造に対し，エッチ
ングにより溝すなわちトレンチを形成し，このトレンチ
に対し，トレンチゲート１及びゲート酸化膜４を形成し
ている。図２の構造では，チャネルはチャネル拡散層３
内部のトレンチゲート側壁に形成される。これにより，
本構造ではチャネル拡散層における空乏層の広がり抵抗
を零にでき，オン抵抗低減及びデバイスの微細化が可能
となる。本構造では，耐圧70Vに対し，オン抵抗80mΩmm
2程度までオン抵抗を低減できる。
に，従来トレンチ型電界効果トランジスタの構造を説明
する。従来トレンチ型電界効果トランジスタは，高濃度
基板６上に形成された低濃度エピ層５と，低濃度エピ層
５の内部に形成されるソース拡散層２及びチャネル拡散
層３を基本構造としている。本基本構造に対し，エッチ
ングにより溝すなわちトレンチを形成し，このトレンチ
に対し，トレンチゲート１及びゲート酸化膜４を形成し
ている。図２の構造では，チャネルはチャネル拡散層３
内部のトレンチゲート側壁に形成される。これにより，
本構造ではチャネル拡散層における空乏層の広がり抵抗
を零にでき，オン抵抗低減及びデバイスの微細化が可能
となる。本構造では，耐圧70Vに対し，オン抵抗80mΩmm
2程度までオン抵抗を低減できる。
【０００９】しかし，エピ層の膜厚を薄くしたり，エピ
濃度を高くすることにより，これ以上のオン抵抗の低減
を図ると，耐圧もそれに伴い急激に低下してしまう。従
って，素子を低抵抗にするには，チップサイズを大きく
することになり，素子のコスト増大をもたらす。
濃度を高くすることにより，これ以上のオン抵抗の低減
を図ると，耐圧もそれに伴い急激に低下してしまう。従
って，素子を低抵抗にするには，チップサイズを大きく
することになり，素子のコスト増大をもたらす。
【００１０】図１に，本発明の一実施例を示す。本発明
によるトレンチ型電界効果トランジスタは，高濃度基板
６上に形成された低濃度エピ層５と，低濃度エピ層５の
内部に形成されるソース拡散層２及びチャネル拡散層３
を基本構造としている。本基本構造に対し，エッチング
により溝すなわちトレンチを形成し，このトレンチに対
し，トレンチゲート１及びゲート酸化膜４を形成してい
る。以上従来技術と同一構造に対し，本発明の実施例で
は，トレンチゲート１直下に位置し且つ低濃度エピ層５
の内部に位置し，チャネル拡散層３とも重ならず，且つ
低濃度エピ層と同導電性を有する島状高濃度領域７を形
成する。島状高濃度領域７は，トレンチゲート１直下に
島状に位置するため，チャネル拡散層３の下端と高濃度
基板６の上端との距離で決まるアバランシェ耐圧に大き
な影響を与えない。また，島状高濃度領域７は，チャネ
ル拡散層３と重なっていないため，チャネル拡散層３と
低濃度エピ層５の濃度差により決まるパンチスルー耐圧
に対して大きな影響を与えない。これに対し，オン時の
電流は，主としてトレンチ直下を流れるためオン抵抗を
大きく低減できる。
によるトレンチ型電界効果トランジスタは，高濃度基板
６上に形成された低濃度エピ層５と，低濃度エピ層５の
内部に形成されるソース拡散層２及びチャネル拡散層３
を基本構造としている。本基本構造に対し，エッチング
により溝すなわちトレンチを形成し，このトレンチに対
し，トレンチゲート１及びゲート酸化膜４を形成してい
る。以上従来技術と同一構造に対し，本発明の実施例で
は，トレンチゲート１直下に位置し且つ低濃度エピ層５
の内部に位置し，チャネル拡散層３とも重ならず，且つ
低濃度エピ層と同導電性を有する島状高濃度領域７を形
成する。島状高濃度領域７は，トレンチゲート１直下に
島状に位置するため，チャネル拡散層３の下端と高濃度
基板６の上端との距離で決まるアバランシェ耐圧に大き
な影響を与えない。また，島状高濃度領域７は，チャネ
ル拡散層３と重なっていないため，チャネル拡散層３と
低濃度エピ層５の濃度差により決まるパンチスルー耐圧
に対して大きな影響を与えない。これに対し，オン時の
電流は，主としてトレンチ直下を流れるためオン抵抗を
大きく低減できる。
【００１１】図３に本発明によるトレンチ型電界効果ト
ランジスタの，トレンチゲート１直下且つゲート酸化膜
４下端から深さ方向への不純物分布を示す。図３の横軸
は，ゲート酸化膜４下端からの深さ１１，縦軸は不純物
濃度１０を表わしている。図３中不純物は，全て同導電
性を持つ。高濃度基板６上に形成された低濃度エピ層５
の内部に，島状高濃度領域７が存在する。
ランジスタの，トレンチゲート１直下且つゲート酸化膜
４下端から深さ方向への不純物分布を示す。図３の横軸
は，ゲート酸化膜４下端からの深さ１１，縦軸は不純物
濃度１０を表わしている。図３中不純物は，全て同導電
性を持つ。高濃度基板６上に形成された低濃度エピ層５
の内部に，島状高濃度領域７が存在する。
【００１２】図４から図９を用いて，本発明によるトレ
ンチ型電界効果トランジスタの製造方法を示す。図４
は，高濃度基板６上に低濃度エピ層５をエピタキシャル
成長により形成した後，イオン打ち込み及び拡散工程に
より，チャネル拡散層３及びソース拡散層２を形成した
状態を示す。図５は，図４に示す構造に対して，レジス
ト塗布及びホト工程により，トレンチ形成箇所のレジス
トを除去し，更にドライエッチングによりトレンチ１５
を形成した状態を示す。図６は，図５に示す構造に対し
て，イオン打ち込み１３により，トレンチゲート１直下
に位置し且つ低濃度エピ層５の内部に位置し，チャネル
拡散層３とも重ならず，且つ低濃度エピ層と同導電性を
有する島状高濃度領域７を形成した状態を示す。図７
は，図６に示す構造に対し，酸化を行い，酸化膜１４を
トレンチ１５及びソース拡散層２表面及びチャネル拡散
層３表面に酸化膜を形成した状態を示す。図８は，図７
に示す構造に対し，ポリシリコン１６をデポジションし
た状態を示す。図９は，図８に示す構造より，ソース拡
散層２表面及びチャネル拡散層３表面上の酸化膜１４上
及びトレンチ１５上のポリシリコン１６をエッチングし
た状態を示す。図９に示す構造に対して，ソース拡散層
２表面及びチャネル拡散層３表面上の酸化膜１４をエッ
チングすることにより，図１に示す構造が形成される。
ンチ型電界効果トランジスタの製造方法を示す。図４
は，高濃度基板６上に低濃度エピ層５をエピタキシャル
成長により形成した後，イオン打ち込み及び拡散工程に
より，チャネル拡散層３及びソース拡散層２を形成した
状態を示す。図５は，図４に示す構造に対して，レジス
ト塗布及びホト工程により，トレンチ形成箇所のレジス
トを除去し，更にドライエッチングによりトレンチ１５
を形成した状態を示す。図６は，図５に示す構造に対し
て，イオン打ち込み１３により，トレンチゲート１直下
に位置し且つ低濃度エピ層５の内部に位置し，チャネル
拡散層３とも重ならず，且つ低濃度エピ層と同導電性を
有する島状高濃度領域７を形成した状態を示す。図７
は，図６に示す構造に対し，酸化を行い，酸化膜１４を
トレンチ１５及びソース拡散層２表面及びチャネル拡散
層３表面に酸化膜を形成した状態を示す。図８は，図７
に示す構造に対し，ポリシリコン１６をデポジションし
た状態を示す。図９は，図８に示す構造より，ソース拡
散層２表面及びチャネル拡散層３表面上の酸化膜１４上
及びトレンチ１５上のポリシリコン１６をエッチングし
た状態を示す。図９に示す構造に対して，ソース拡散層
２表面及びチャネル拡散層３表面上の酸化膜１４をエッ
チングすることにより，図１に示す構造が形成される。
【００１３】図１０は，本発明による一実施例であるト
レンチ型電界効果トランジスタのシミュレーションによ
る性能評価の結果である。図中横軸は，島状高濃度領域
７を形成する際のイオン打ち込み１３ドーズ量，縦軸
は，耐圧及びオン抵抗を表わしている。本結果より，イ
オン打ち込み１３ドーズ量を増加させた場合，オン抵抗
の低下に比べて，耐圧の低下が抑えられていることが分
かる。
レンチ型電界効果トランジスタのシミュレーションによ
る性能評価の結果である。図中横軸は，島状高濃度領域
７を形成する際のイオン打ち込み１３ドーズ量，縦軸
は，耐圧及びオン抵抗を表わしている。本結果より，イ
オン打ち込み１３ドーズ量を増加させた場合，オン抵抗
の低下に比べて，耐圧の低下が抑えられていることが分
かる。
【００１４】
【発明の効果】トレンチ型電界効果トランジスタの同一
耐圧下での，オン抵抗低減限界をより低抵抗化し，同一
チップサイズにおいて現行のトレンチ型電界効果トラン
ジスタと比較し，より低抵抗の素子を提供する。
耐圧下での，オン抵抗低減限界をより低抵抗化し，同一
チップサイズにおいて現行のトレンチ型電界効果トラン
ジスタと比較し，より低抵抗の素子を提供する。
【図１】本発明の一実施例の説明図である。
【図２】従来技術の説明図である。
【図３】本発明の実施例におけるトレンチ直下の不純物
分布である。
分布である。
【図４】本発明によるトレンチ型電界効果トランジスタ
の製造方法の説明図１を示す。
の製造方法の説明図１を示す。
【図５】本発明によるトレンチ型電界効果トランジスタ
の製造方法の説明図２を示す。
の製造方法の説明図２を示す。
【図６】本発明によるトレンチ型電界効果トランジスタ
の製造方法の説明図３を示す。
の製造方法の説明図３を示す。
【図７】本発明によるトレンチ型電界効果トランジスタ
の製造方法の説明図４を示す。
の製造方法の説明図４を示す。
【図８】本発明によるトレンチ型電界効果トランジスタ
の製造方法の説明図５を示す。
の製造方法の説明図５を示す。
【図９】本発明によるトレンチ型電界効果トランジスタ
の製造方法の説明図６を示す。
の製造方法の説明図６を示す。
【図１０】本発明の一実施例のシミュレーションによる
性能評価結果を示す。
性能評価結果を示す。
１…トレンチゲート，２…ソース拡散層，３…チャネル
拡散層，４…ゲート酸化膜，５…低濃度エピ層，６…高
濃度基板，７…島状高濃度領域，８…広がり抵抗，９…
ゲート。
拡散層，４…ゲート酸化膜，５…低濃度エピ層，６…高
濃度基板，７…島状高濃度領域，８…広がり抵抗，９…
ゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中嶋 伸恵 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 小林 正義 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 飯島 哲郎 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (2)
- 【請求項１】チャネル部分をトレンチ構造にて形成する
縦型電界効果トランジスタにおいて、トレンチ直下且
つ，低濃度エピ層内部且つ，チャネル拡散層外部に位置
し，低濃度エピ層と同導電性を有する島状の高濃度領域
を有することを特徴とする縦型電界効果トランジスタ。 - 【請求項２】チャネル部分をトレンチ構造にて形成する
縦型電界効果トランジスタにおいて、トレンチ直下且
つ，低濃度エピ層内部且つ，チャネル拡散層外部に位置
し，低濃度エピ層と同導電性を有する島状の高濃度領域
をトレンチ形成後のイオン打ち込みにより形成すること
を特徴とする縦型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9338445A JPH11177086A (ja) | 1997-12-09 | 1997-12-09 | 縦型電界効果トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9338445A JPH11177086A (ja) | 1997-12-09 | 1997-12-09 | 縦型電界効果トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11177086A true JPH11177086A (ja) | 1999-07-02 |
Family
ID=18318229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9338445A Pending JPH11177086A (ja) | 1997-12-09 | 1997-12-09 | 縦型電界効果トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11177086A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005236267A (ja) * | 2004-01-23 | 2005-09-02 | Toshiba Corp | 半導体装置 |
| US7994570B2 (en) | 2008-04-15 | 2011-08-09 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| WO2013172124A1 (ja) * | 2012-05-18 | 2013-11-21 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
-
1997
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